EDA实验指导书.doc

【精品文档】如有侵权，请联系网站删除，仅供学习与交流EDA实验指导书.精品文档.实验一 MAX+PLUSII软件的使用实验目的 掌握MAX+PLUSII软件的使用。实验内容 学习MAX+PLUSII软件的设计操作步骤。实验原理 MAX+PLUSII软件介绍。MAX+PLUSII软件功能简介：1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor)MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。实验步骤设计过程如下：1) 输入项目文件名(File/Project/Name)2) 输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式)(Max+plus/graphic Editor, Max+plus/Text Editor, Max+plus/Waveform Editor)3) 指定CPLD型号(Assign/Device)4) 设置管脚、下载方式和逻辑综合的方式(Assign/Global Project Device Option,Assign/Global Logic Synthesis)5) 保存并检查源文件(File/project/Save & Check)6) 指定管脚(Max+plus/Floorplan Editor)7) 保存和编译源文件(File/project/Save & Compile)8) 生成波形文件(Max+plus/Waveform Editor)9) 仿真(Max+plus/Simulator)10) 下载配置(Max+plus/Programmer)实验报告要求 不做要求。实验二 简单组合逻辑电路设计实验目的 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。2 初步了解PLD设计的全过程和相关软件的使用。实验内容1 设计一个3-8线译码器。2 设计一个8-3线优先编码器。3 设计一个8位数值比较器。4 设计一个优先权排队电路。实验原理1、3-8线译码器，8-3线优先编码器，8位数值比较器在数字电路教材中有详细的论述此处略。2、优先权排队电路，排队顺序为：A=1 最高优先级，B=1 次高优先级，C=1 最低优先级输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”，即该输出端所对应的灯亮。实验步骤注：本章的实验内容均以ALTERA公司的EPF10K10适配板为基础编写。（一）3-8线译码器：启动Max plus软件，打开工程Test1/3-8decoder文件，下载3-8decoder.sof程序；（先插上下载线，再打开交流开关，然后打开直流开关APW1，最后打开通用下载模块的电源开关XPW1，点击软件中的下载编程或者配置按钮即可开始下载所需要的程序。后面所有的下载操作步骤均一样将不在重复介绍）。将拨码开关AS1（2）（3）设置“ON” （当不使用数码管时AS1（1）设置“ON”）。实验现象：拨位开关KD1KD3分别代表图中的C、B、A；发光二极管LED1LED8分别代表图中的LED1LED8。当C、B、A依次从000111拨动时，发光二极管LED1LED8依次从左至右被选亮。（二）8-3线优先编码器：启动Max plus软件，打开工程Test1/encode文件，下载encode.sof程序；将拨码开关AS1（2）（3）（4）设置“ON”；按照下表1所示的真值表完成该实验。实验现象：拨位开关KD1KD8，KD16分别代表程序中的D0D7，EIN；发光二极管L ED1LED5分别代表程序中的A2N，A1N，A0N，GSN， EON。真值表输出数据中的1代码所对应的发光二极管将会被点亮。 8-3线优先编码器真值表 输 入输 出EIND0D1D2D3D4D5D6D7A2NA1NA0NGSNEON1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X011111111001001111111111011高电平；0低电平；X任意，输入低电平有效。（三）8位数值比较器：启动Max plus软件，打开工程Test1/bijiaoqi文件，下载bijiaoqi.sof程序。将拨码开关AS1（2）（3）（4）设置“ON”。实验现象：拨位开关KD1KD16分别代表图中的A7A0（从高到低），B7B0（从高到低）；发光二极管LED1LED3分别代表图中的LAMP1LAMP3。当A7.0>B7.0时，LED3被点亮；当A7.0=B7.0时，LED2被点亮；当A7.0<B7.0时，LED1被点亮。（四）优先权排队电路：启动Max plus软件，打开工程Test1/gate2文件，下载gate2.sof程序。拨码开关AS1（2）（3）设置“ON”。实验现象：拨位开关KD1KD3分别代表图中的A，B，C；发光二极管LED1LED3分别代表图中的LAMP1LAMP3，在该实验中A的优先级最高。当KD1=1时，发光二极管LED1被点亮；当KD1=0，KD2=1时，发光二极管LED2被点亮；当KD1=0，KD2=0，KD3=1时，发光二极管LED3被点亮。实验报告要求用VHDL语言编程完成以上3-8译码器，8-3线优先编码器，8位数值比较器的设计。比较图形输入法与语言输入法的优劣。实验三 简单时序电路设计实验目的 1、掌握基本RS触发器、D触发器、JK触发器的逻辑功能。2、掌握时序电路的设计方法。3、熟悉触发器之间相互转换的方法。实验内容1 通过模拟和仿真分析和验证三种触发器的逻辑功能及触发方式。2 设计基本RS触发器、D触发器、JK触发器。3 扩展任务：设计其它触发器如T触发器，并研究其相互转化的方法。实验原理 1、RS基本触发器：(见相关数字电路教材，此处略)2、D触发器：正沿触发的D触发器的电路符号如下图所示。它是一个正边沿触发的D触发器，有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。D触发器的真值表如下表所示。从表中可以看到，D锁存器的输出端只有在正沿脉冲过后，输入端d的数据才可以传递到输出端q。D锁存器真值表数据输入端时钟输入端数据输出端DCLKQX0不变X1不变00113、JK触发器：带有复位/置位功能的JK触发器电路符号如下图所示。JK触发器的输入端有置位输入prn，复位输入clrn，控制输入j和k，时钟信号clk；输出端q和反向输出端NQ。JK触发器的真值表如下表所示。 JK触发器真值表输 入 端输 出 端PRNCLRNCLKJKQNQ01XXX1010XXX0100XXXXX1101011111翻转1100q0!q0111010实验步骤（一）RS基本触发器：启动Max plus软件，打开工程Test3/RS文件，下载rs.sof程序；将拨码开关AS1（2）（3）设置“ON”；实验现象：拨位开关KD1KD2分别代表图中的R、S输入端；发光二极管LED1LED2分别代表图中的Q、NQ输出端。当拨位开关按照R、S触发器真值表的输入值拨动时，发光二极管则按照真值表的输出值显示（1亮；0灭）。（二）D触发器：启动Max plus软件，打开工程Test3/DFF文件，下载dff.sof程序；将拨码开关AS1（2）（3）设置“ON”；实验现象：拨位开关KD1代表图中的D输入端；发光二极管LED1LED2分别代表图中的Q、NQ输出端；输入时钟clk接1Hz档（TJ1处）。当拨位开关（KD1）按照D触发器真值表的输入值拨动时，发光二极管则按照真值表的输出值显示（1亮；0灭）。（三）JK触发器：启动Max plus软件，打开工程Test3/JKFF文件，下载jkff.sof程序；将拨码开关AS1（2）（3）设置“ON”；实验现象：拨位开关KD1KD3分别代表图中的PRN置位端和J、K输入端；轻触开关K17代表图中的CLRN清零端；发光二极管LED1LED2分别代表图中的Q、NQ输出端；输入时钟clk接1Hz档（TJ1处）。当拨位开关（J、K和PRN）、轻触开关（K17）按照JK触发器真值表的输入值拨动时，发光二极管则按照真值表的输出值显示（1亮；0灭）。实验报告要求用VHDL语言编程完成D触发器和JK触发器的设计。实验四 LED显示译码电路的设计实验目的1、实现十六进制计数显示。2、实现常见英语字母显示。实验内容1. 编写一个简单的0F轮换显示的十六进制计数电路。2. 编写一个显示英文字母A、B、C、D、E、F、H、P、L的轮换显示电路。3. 通过仿真或观察波形验证设计电路的正确性。实验原理用数码管除了可以显示09的阿拉伯数字外，还可以显示一些英语字母。数码管由7段显示输出，利用7个位的组合输出，就可以形成26个英语字母的对应显示。表2显示常见的字母与7段显示关系。 段字母abcdefgA1110111B0011111C1001110D0111101E1001111F1000111H0110111P1100111L0001110 表2 常见的字母与7段显示关系实验步骤（一）0F计数显示电路：1、启动Max plus软件，打开工程Test4/display1文件，下载display1.sof程序；2、将拨码开关AS1全部设置为“OFF”；实验现象：将计数频率设置为1Hz（TJ1处，数码管显示的数值每隔一秒变化一次），数码管SM5SM8同时循环显示0F。当改变计数频率时，先按一下复位键（K17）然后再显示。 （二）英语字母显示电路：1、启动Max plus软件，打开工程Test4/display2文件，下载display2.sof程序；2、将拨码开关AS1（1）设置为“ON”；实验现象：将计数频率设置为1Hz（TJ1处，数码管显示的数值每隔一秒变化一次），扫描频率设置为32.768KHz（TJ5处）；数码管SM5SM8同时循环显示A、B、C、D、E、F、H、L、O。实验报告 要求用VHDL语言编程完成十六进制数LED显示译码器的设计。实验五 数字钟设计实验目的1 掌握多位计数器相连的设计方法。2 掌握十进制、六十进制、二十四进制计数器的设计方法。3 掌握喇叭的驱动方法。4 LED 灯的花样显示。5 掌握CPLD的层次化设计方法。实验内容1、具有时、分、秒计数显示功能，以24小时循环计时。2、具有清零，调节小时、分钟的功能。3、具有整点报时功能，整点报时的同时LED灯花样显示。实验原理在同一块FPGA芯片EPF10K1084-4上集成了如下电路模块：1 时钟计数：秒60进制BCD码计数；分60进制BCD码计数；时24进制BCD码计数；同时整个计数器有清零，调分，调时功能。在接近整点时间能提供报时信号。2 有驱动8位七段共阴极扫描数码管的片选驱动信号输出和七段字行译码输出。3 喇叭在整点时有报时驱动信号产生。4 LED灯根据设计在整点时有花样显示信号产生。实验步骤1、启动Max plus软件，打开工程Test9/time文件，下载time.sof程序；2、将拨码开关AS1（1）（2）（3）设置为“ON”；实验现象：K1代表调节分钟，K2代表调节小时；数码管SM3SM8显示具体时间；K17为清零信号RESET（低电平有效）；发光二极管LED1LED3分别代表程序中的LAMP0LAMP2信号；另外将计数频率（CLK）设置为1Hz（TJ1处，数码管显示的数值每隔一秒变化一次），报时频率（SPCLK）设置为1024Hz（TJ5处）。当程序下载完毕后数码管从00时00分00秒开始计时，通过按键K1可以调节时钟的分钟显示，通过按键K2可以调节时钟的小时显示（调节时钟时应将按键所对应的拨位开关KD1和KD2拨向下；拨位开关KD1和KD2拨向上时，数字钟正常计时）。当时钟走到整点时，喇叭开始鸣叫（1分钟，通过电位器SW1可以调节音量的大小），发光二极管LED1LED3循环闪烁。实验报告1 画出整个数字钟电路的结构框图。2 用VHDL语言完成十进制、六十进制、二十四进制计数器的设计。实验六 频率计设计实验目的1、掌握多位计数器相连的设计方法。2、掌握频率计的工作原理。3、掌握CPLD技术的层次化设计方法。实验内容设计一个频率计，其测频范围为1HZ<f<50MHz.。实验原理本实验所设计的频率计由三个模块组成：测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10和一个32位锁存器REG32B。以下分别叙述频率计各个逻辑模块的功能与设计方法。测频控制信号发生器的设计要求：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN为高电平时，允许计数；为低电平时停止计数，并保持其所计的脉冲个数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出，并稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一个清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如下图所示。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上升沿到来时其值翻转。RSTCLKTSTENLOADCLR_CNT其中控制信号时钟CLK的频率取1HZ，那么信号TSTEN的脉宽恰好为1S，可以用作计数闸门信号。然后根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。由上图可见，在计数完成后，即计数使能信号TSTEN在1S的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD，0.5S后，CLR_CNT产生一个清零信号上跳沿。高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时防真，防止可能产生的毛刺。寄存器REG32B设计要求：若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示输出的相应数值。计数器CNT10设计要求：此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数值。当高电平时计数允许，低电平时禁止计数。实验步骤1、启动Max plus软件，打开工程Test10/frequency文件，下载fry.sof程序；2、将拨码开关AS1（1）设置为“ON”；实验现象：将时钟信号CLK设置为1Hz（TJ1处），待测频率fryin从时钟源TJ4TJ6中选择。当程序下载完毕后，从时钟源TJ4TJ6输入一方波信号，数码管则将显示该信号的频率值（频率高时略有误差）。实验报告1、画出设计的顶层原理图。2、对照频率计波形图分析电路工作原理。3、写出各功能模块的VHDL语言源程序，并且给出相应的注释。实验七 乐曲演奏电路设计 实验目的1、 了解乐曲演奏电路的原理。2、 掌握利用可编程逻辑器件实现乐曲演奏的设计方法。实验内容用VHDL语言设计一个“梁祝”乐曲演奏电路。实验原理与利用微处理器（CPU或MCU）来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。本实验设计项目作为“梁祝”乐曲演奏电路的实现，其工作原理是这样的：我们知道，组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素，问题是如何来获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果。本实验设计由三个模块组成，其每一个模块的功能如下所述。模块一为一个数控分频器SPEAKERA，其CLK端输入一具有较高频率（本实验为12MHz）的信号，通过SPEAKERA分频后由SPKOUT输出。由于直接从数控分频器中出来的输出信号是脉宽极窄的脉冲式信号，为了有利于驱动喇叭，需另加一个D触发器以均衡其占空比，但这时的频率将是原来的1/2。SPEAKERA对CLK输入信号的分频比由11位预置数TONE10.0决定。SPKOUT的输出频率将决定每一音符的音调，这样分频计数器的预置值TONE10.0与SPKOUT的输出频率就有了对应关系。例如在TONETABA模块中若取TONE10.0=1036，将发音符为“3”音的信号频率。模块二TONETABA是确定乐曲的速度以及每个音符的节拍数。TONETABA的功能首先是为SPEAKERA提供决定所发音符的分频预置数，而此数在SPEAKERA输入口停留的时间即为此音符的节拍值。模块TONETABA是乐曲简谱码对应的分频预置数查表电路，其中设置了“梁祝”乐曲全部音符所对应的分频预置数，共13个，每一音符的停留时间由音乐节拍和音调发生器模块NOTETABS的CLK的输入频率决定，在此为4Hz。这13个值的输出由对应于TONETABA的4位输入值Index3.0确定，而Index3.0最多有16种可选值。输向TONETABA中的值ToneIndex3.0的输出值与持续的时间由模块NOTETABS决定。模块三NOTETABS为音调发生器，在NOTETABS中设置了一个8位二进制计数器（计数最大值为138），这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25S，恰为当全音符设为1S时，四四拍的4分音符的持续时间。例如，NOTETABS在以下的VHDL逻辑描述中，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即为1S时间，相应地所对应的“3”音符分频预置值为1036在SPEAKERA的输入端停留了1S。随着NOTETABS中的计数器按4Hz的时钟频率作加法计数时，“梁祝”乐曲就开始连续自然地演奏起来了。下表为简谱中音名与频率的关系：音名频率（HZ）音名频率（HZ）音名频率（HZ） 低音1261.63中音1523.25高音11046.50 低音2293.67中音2587.33高音21174.66 低音3329.63中音3659.25高音31381.51 低音4349.23中音4698.46高音41396.92 低音5391.99中音5783.99高音51567.98 低音6440中音6880高音61760 低音7439.88中音7987.76高音71975.52实验步骤1、启动Max plus软件，打开工程Test13/songer文件，下载songer.sof程序；2、将拨码开关AS1（1）设置为“ON”；实验现象: 将程序中的CLK4HZ时钟信号设置在时钟源4Hz（TJ1）处，CLK12MHZ时钟信号设置在时钟源12MHz（TJ6）处，下载完毕后就开始连续演奏“梁祝”乐曲，并且可以通过电位器SW1来调节喇叭声音的大小。实验报告1、画出设计的原理图。2、写出原理图中各功能模块的VHDL语言源程序并加上注释。实验八 八人抢答器实验目的1、熟悉多路抢答器的工作原理。2、了解原理图、VHDL语言层次化设计方法。实验内容设计一个八人抢答器电路。实验原理本实验要实现的八人抢答器的功能是：1、同时可供8人参加比赛，从1开始给他们编号，各用一个抢答按钮，第一个按下抢答器的参赛者，数码管将显示对应的数字并报警。2、给主持人设置一个控制开关，用来控制系统的清零和抢答的开始。3、抢答器具有数据锁存和显示的功能。抢答开始后，若由选手按下抢答按钮，编号立即锁存，并在数码管上显示该选手的编号，同时扬声器给出声响提示。此外，还要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。一般说来，多路智力竞赛抢答器的的组成框图为：图1 多路智力竞赛抢答器的的组成框图其工作过程是：接通电源下载完毕后，节目主持人将开关置于清除位置，抢答器处于禁止工作状态，编号显示器数码管熄灭，当节目主持人宣布抢答开始并将开关置于开始位置，抢答器处于工作状态，当选手按键抢答时，优先编码器立即分辨出抢答器的编号，并由锁存器锁存，然后由编码显示电路显示编号，同时，控制电路对输入编码进行封锁，避免其他选手再次进行抢答。当选手将问题回答完毕，主持人操作控制开关，使系统恢复到禁止工作状态，以便进行下一轮的抢答。实验步骤1、启动Max plus软件，打开工程Test16/qiangdaqi8文件，下载qiangdaqi8.sof程序；2、将拨码开关AS1的（1）（3）档设置为“ON”； 实验现象: 时钟信号CLK接时钟源TJ2的16384HZ档；时钟信号CLKSPD接时钟源TJ5的1024HZ档；输入抢答信号K1K8接按键开关的K1K8；控制开关信号CTL接按键K17。下载完毕后先按一下按键K17开始抢答，当第一路先抢答时，数码管显示“1”，喇叭鸣叫，并且其它按键抢答无效，进行下一次抢答时先按一下按键K17然后抢答开始。其它7路抢答的现象与第一路相同。实验报告画出本实验电路的原理图和并给出相应模块的VHDL语言源程序。实验九 交通灯控制器设计（课程设计）设计目的掌握VHDL语言的层次化设计方法，自己设计简单的交通灯控制器电路。设计内容 1、能显示十字路口东西、南北两个方向的红、黄、绿灯的指示状态。2、用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯。能实现正常的倒计时功能以及用两组数码管作为东西和南北方向的倒计时显示。3、用VHDL语言设计符合上述功能要求的交通灯控制器，并用层次化设计方法设计该电路。实验原理以下给出了本设计的一个演示实例：首先必须了解交通路灯的燃灭规律。本实例需要用到实验箱上交通灯模块中的发光二极管，即红、黄、绿各三个。依人们的交通常规，“红灯停，绿灯行，黄灯提醒”。其交通灯的燃灭规律为：初始态是两个路口的红灯全亮，之后，东西路口的绿灯亮，南北路口的红灯亮，东西方向通车，延时一段时间后，东西路口绿灯开始闪烁，一段时间后绿灯灭，黄灯开始闪烁。闪烁若干次后，东西路口红灯亮，同时南北路口的绿灯亮，南北方向开始通车，延时一段时间后，南北路口的绿灯开始闪烁，一段时间后绿灯灭，黄灯开始闪烁。闪烁若干次后，再切换到东西路口方向，重复上述过程。在该实例中使用数码管显示时间。时间控制由TBJSA和DK两个模块联合控制。其中TBJSA为计数器，将脉冲信号从0到15循环计数。DK控制在不同时间段的发光二极管的输出提示。实例演示步骤启动Max plus软件，打开工程Test11/trafic文件，下载trafic.sof程序；将拨码开关AS1（1）设置为“ON”，LJ1连接1，2脚；计数时钟CLK接TJ1处的1Hz档；扫描时钟CLKDSP接TJ5处的32768Hz档。（先连接好时钟频率再下载）；实验现象：程序下载完毕后，首先东西方向通行，当数码管倒计时计到还剩5秒时绿灯开始闪烁，当计到1秒时黄灯开始闪烁，0秒过后转向南北方向通行。其现象与东西向一致，15秒后又转向东西向通行。以后都重复上述过程。设计报告1、课程设计题目可以自由选取，按照课程设计的规范要求进行设计报告的撰写。2、书写设计报告时应结构合理，层次分明，在分析时注意语言的流畅。3、要给出完整的设计过程和设计源码，并且要在实验箱上进行实物验证。