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可测性设计的概念u可测性设计：DFT（Design for Testability）u基本思想：将测试的思想加入电路的设计当中。u方法：直接对电路硬件组成单元进行测试；降低测试的复杂性 ；改进其可控制性和可观察性 ；添加自检测模块，使测试具有智能化和自动化 。电子科大电子科大第1页/共63页可测性设计的概念电子科大电子科大第2页/共63页可测性设计的概念u目标： 1.无冗余逻辑； 2.增加可控制性和可观察性； 3.使测试生成更容易 ； 4.提高测试质量 ； 5.减少对原始电路的影响。电子科大电子科大第3页/共63页可测性设计的重要性电子科大电子科大第4页/共63页可测性设计的重要性u因此，提出可测性设计问题：在VLSI及系统设计时，就必须考虑系统测试的可能性和方便性；采用可测性设计后，可大大降低测试费用。例如，削减4/5测试成本，取得上千万美元的效益；系统可靠性提高，高质量系统；已有IEEE-1149标准（BST）；实现零故障；u美国规定无可测性设计的产品不许生产！电子科大电子科大第5页/共63页可测性设计的重要性u成果列表：电子科大电子科大十几个相关博士课题；十几个相关博士课题；国内外期刊发表相关文国内外期刊发表相关文章章100多篇多篇第6页/共63页可测性设计的重要性电子科大电子科大边界扫描测试系统示意图边界扫描测试系统示意图第7页/共63页二.可测性设计基础输入测试矢量输入测试矢量输出响应矢量输出响应矢量可测性设计的基本模型被测被测系统系统电子科大电子科大第8页/共63页可测性设计的方法电子科大电子科大可测性设计可测性设计的主要的主要方法方法针对电路的专门设计方法针对电路的专门设计方法（ad-hoc） 扫描设计方法扫描设计方法 内建自测试内建自测试（Built-In Self-Test） 第9页/共63页可测性设计的方法针对电路的专门设计方法（ad-hoc） : 专门测试设计是针对某一特定的电路，对其进行修专门测试设计是针对某一特定的电路，对其进行修改，使其便于测试。常用的方法有：大型序列电路改，使其便于测试。常用的方法有：大型序列电路的分块方法，增加测试点，加入多路选择器和提供的分块方法，增加测试点，加入多路选择器和提供状态复位等。状态复位等。 专门测试设计是设计者长年设计积累的设计技巧，对于解决复杂电路的测试还是相当有效的。电子科大电子科大第10页/共63页可测性的测度 可测性测度的定义：可测性测度是表征系统可测试性难易程度的一个量； 可测性测度分：可控制性：输入端对系统内指定点的控制能力；cc0（n)-组合电路n点0的可控制性；cc1(n)-组合电路n点1的可控制性；sc0 (n)-时序电路n点0的可控制性；sc1(n)-时序电路n点1的可控制性；可观测性：输出端对系统内部指定点的观测能力；co(n)-组合电路n点的可观测性；so(n)-时序电路n点的可观测性；输入端输入端输出端输出端 VLSI或系统VLSI或系统或系统n电子科大电子科大第11页/共63页系统可测性计算 系统可控制性的计算从原始输入端-电路描述-单元可控制性计算； 系统可观测性计算从原始输出端-电路描述-单元可观测性计算； 系统可测性计算-累加cc(n),co(n), sc(n),so(n); 判断：如果 cc(n),sc(n)很大，则n点不可控；如果 co(n),so(n)很大，则n点不可测；应改善电路设计，或增加测试点或控制点显然，要对一个系统全部节点进行计算是很麻烦的。美国sandia国家实验室研制了SCOAP可测性分析软件，作为CAD的一个部分，很有用。TERADYNE(泰瑞达)的可测性设计系统及软件:BST：VICTORY；功能测试：l323,l393,9000系列；组合电路测试： L321，L353，8800系列；超大规模集成测试系统：J750最高测试速率：100MHz通道数：64ch-1024ch；过程测试：Z1803，Z1880；测试程序开发：LASAR；Mantech，Praxa；Texas，compaq;电子科大电子科大第12页/共63页可测性的测度电子科大电子科大第13页/共63页可测性改善设计算法流程逻辑功能设计可测性计算可测性限值判断？改善设计结束超限超限例：一电路共例：一电路共19个节点，个节点， 累计累计cc（I)=166 而而cc（8）=35，差！，差！ 在该处插入与门，在该处插入与门， 则，则，cc(8)=2 累计累计cc(I)=133,得到改进！得到改进！例图（略）电子科大电子科大第14页/共63页可测性设计的基本方法简易可测性设计增加测试点和必要的输入点；提高时序系统的初始状态的能力；隔离冗余电路；断开逻辑的反馈线；隔离内部时钟（控制外部时钟）；改善可测性设计结构可测性设计电平灵敏设计；扫描通路设计；扫描/置入逻辑设计；随机存取扫描设计；随机存取扫描设计；Reed-Muller结构等；内测试设计伪随机码发生器；信号特征分析器；边缘扫描测试基本结构被测VLSI或系统系统输入系统输入系统输出系统输出测试附测试附加输入加输入测试附测试附加输出加输出电子科大电子科大第15页/共63页可测性设计的方法扫描测试技术 电子科大电子科大第16页/共63页可测性设计的方法扫描测试技术： 扫描设计类型 全扫描(Full Scan) 部分扫描(Partial Scan) 其他类型电子科大电子科大第17页/共63页可测性设计的方法n 全扫描技术就是将电路中所有的触发器用可扫描触发器替代，使得所有的触发器在测试的时候链接成一个移位寄存器链，称为扫描链。n全扫描技术可以显著的减少测试生成的复杂度和测试费用，但这是以牺牲芯片面积和降低系统速度为代价的。 电子科大电子科大第18页/共63页可测性设计的方法n 部分扫描的方法是只选择一部分触发器构成扫描链，降低了扫描设计的芯片面积开销，减少了测试时间。其关键技术在于如何选择触发器。对部分扫描技术的研究主要在于如何减少芯片面积、降低对电路性能的影响，提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。 n 边界扫描技术是各IC制造商支持和遵守的一种扫描技术标准，起先主要用于对印刷电路板的测试，它提供一个标准的测试接口简化了印刷电路板的焊接质量测试。它是在IC的输入输出端口处放置边界扫描单元，并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制芯片边界的信号。边界扫描技术也可用于对系统芯片进行故障检测 电子科大电子科大扫描结构类型 多路选择触发器扫描(Multiplexed Flip-Flop Scan) 时钟型扫描(Clocked Scan) LSSD扫描(Level-Sensitive Scan Design)第19页/共63页可测性设计的方法电子科大电子科大扫描结构类型 多路选择触发器扫描(Multiplexed Flip-Flop Scan) 时钟型扫描(Clocked Scan) LSSD扫描(Level-Sensitive Scan Design)第20页/共63页可测性设计的方法n 多路选择器型的触发器电子科大电子科大第21页/共63页可测性设计的方法n 专用时钟扫描单元 电子科大电子科大第22页/共63页电平敏感扫描设计 电平敏感扫描（LSSD扫描设计，Level Sensitive Scan design）单元有3种方式：单锁存器、双锁存器、专用时钟控制锁存器 ：n单锁存LSSD ：增加了一个数据输入端、两个时钟输入端 第23页/共63页电平敏感扫描设计单锁存器LSSD的特征是： a)对电路性能的影响可以忽略； b) 较高的面积代价。用一个LSSD单元替换一个简单 的锁存器将会增加100或者更多时序逻辑的面积。增加的主测试时钟和从测试时钟也增加了布线的面积（与多路选择器型的触发器扫描类型相比）； c)支持带有异步复位和清零端的锁存器； 第24页/共63页电平敏感扫描设计n双锁存器LSSD ： 第25页/共63页电平敏感扫描设计n 双锁存器LSSD ：a) 对电路性能的影响可以忽略；b) 较低的面积增加量（15%-30%）；c) 支持具有异步复位和清零端的锁存器；第26页/共63页电平敏感扫描设计n专用时钟控制的LSSD： 第27页/共63页电平敏感扫描设计专用时钟控制的LSSD：a)对电路性能的影响可以忽略b)中等的面积开销。一个扫描单元的面积比基本的触发器增加40%-80%。布线面积也会因为两个测试时钟的加入而有所增加。第28页/共63页边缘扫描测试（BST）基本结构边缘扫描测试（BST-Boundary Scan Test); 结构：标准四总线结构：TDI-数据输入端；TDO-数据输出端；TMS-测试方式选择输入端；TCK-测试时钟输入端；边缘扫描寄存器（BSR）测试数据移位寄存器辅助寄存器（器件识别，旁路）指令寄存器控制器多路转换器结构边缘扫描寄存器多路转换器控制器旁路器件识别指令寄存器多路转换器多路转换器数据寄存器数据寄存器TDOTCKTMSTDI系统逻辑系统逻辑IC电子科大电子科大第29页/共63页边缘扫描测试（BST）基本结构TCK核心逻辑核心逻辑测试互连线TDOTDITDO管脚TAP控制器TAP控制器J T A G测试仪TMSTDI边界扫描基本体系结构第30页/共63页第31页/共63页边缘扫描测试（BST）基本结构第32页/共63页边缘扫描测试（BST）基本结构第33页/共63页第34页/共63页边缘扫描测试（BST）基本结构第35页/共63页边缘扫描测试（BST）基本结构第36页/共63页第37页/共63页边缘扫描测试（BST）基本结构 EP2C5Q208边界扫描测试代码int main() /调用提供的动态链接库函数，验证动态链接库是否链接正确 if(test(0 x0202) != 0 x0202) printf(动态链接库链接失败n); return 0; out_buf0 = 0; out_buf1 = 0; in_buf0 = 0; in_buf1 = 0; TAPtest();/TAP完整性测 IDtest();/芯片ID码检测 IDCODEtest();/手动输入获取IDCODE BYPASS();/旁路测试 SAMPLE_Test();/采样测试 EXTEST();/外测试第38页/共63页边缘扫描测试（BST）基本结构第39页/共63页边缘扫描测试（BST）基本结构 attribute INSTRUCTION_LENGTH of ep2c5Q208 : entity is 10; attribute INSTRUCTION_OPCODE of ep2c5Q208 : entity is BYPASS (1111111111), & EXTEST (0000001111), & SAMPLE (0000000101), & IDCODE (0000000110), & USERCODE (0000000111), & CLAMP (0000001010), & HIGHZ (0000001011), & CONFIG_IO (0000001101); attribute INSTRUCTION_CAPTURE of ep2c5Q208 : entity is 0101010101; attribute IDCODE_REGISTER of ep2c5Q208 : entity is 0000& -4-bit Version 00001101110& -11-bit Manufacturers Identity 1; -Mandatory LSB第40页/共63页边缘扫描测试（BST）基本结构边缘扫描寄存器（BSR）由移位寄存器串接而成，扫描结构；测试码由TDI输入，并扫描；工作受指令寄存器（工作方式）及多路开关控制；单元结构（如图）；工作方式（如图）；测试数据移位寄存器（UDTR）与边缘扫描寄存器和系统内部逻辑相连；串入（TDI）并出产生测试码；并入并出由边缘扫描寄存器产生测试码；并入串出（TDO）输出测试响应；判断测试结果；单元结构及工作方式I/O并入并入串出串出并出并出串入串入并入并出并入并出串入串出串入串出并入串出并入串出串入并出串入并出电子科大电子科大第41页/共63页边缘扫描测试（BST）基本结构辅助寄存器识别寄存器-用于寄存表征扫描寄存器及内部逻辑的识别码（设计时给出）；旁路寄存器-将不参与扫描的移位寄存器旁路，以节省扫描时间；指令寄存器向各数据寄存器发出各种操作码，确定工作方式；控制器受TMS和TCK控制；产生复位，测试，启动等信号；更新数据寄存器内容；移位数据寄存器中的数据；将测试响应装入数据寄存器；多路转换器改变各种数据的传输方向；识别旁路结构 IC内部内部逻辑逻辑识别寄存器识别寄存器 IC内部逻辑内部逻辑此部分此部分逻辑不测逻辑不测旁路旁路电子科大电子科大第42页/共63页边缘扫描测试（BST）工作方式 工作方式内部测试方式测试电路板上各集成电路的故障；外部测试方式测试电路板上各集成电路间连线的故障-短路，开路；实时测试方式电路板正常工作时，监视电路板上的数据流（可能会使电路板工作速度降低）；电路板正常工作方式边缘扫描电路不影响电路板的正常工作；内部测试方式外部测试方式TDITCKTMSTDOIC1IC2IC31000110电子科大电子科大第43页/共63页边缘扫描测试（BST）的级联单片VLSI测试-基础！系统级测试ICTDITMSTCKTDOICICICICICIC板级测试板级测试电路板电路板电路板TDITDOTDITDO电子科大电子科大第44页/共63页边缘扫描测试的特点互通性强国际标准降低了测试系统的要求，降低了测试成本；测试能力强只增加4根总线；故障诊出率达100%;可测试范围广（三级诊断结构）单片IC；MCM；电路板；仪器或系统缩短产品设计周期减少了产品的测试时间；节省了现场测试；减少了人力，物力IC的边缘扫描测试是基础！电子科大电子科大第45页/共63页边缘扫描测试的发展 IEEE Std 1149.1 IEEE Std 1149.4 IEEE Std 1149.5 IEEE Std 1149.6 IEEE Std 1149.7 1. IEEE Std 1149.1-1990是边界扫描的第一个协议，它拉开了边界扫描技术推广与使用的序幕。2. IEEE Std 1149.4是对1149.1的一个补充，使得模拟耦合方式的测试成为可能。3. 1149.6则在以上两个协议的基础上，扩充了指令集，增加了交流耦合通路和差分通路的测试能力。3. 边界扫描协议IEEE Std 1149.5中定义的MTM总线结构，为扫描测试向网络化方面的发展奠定了基础。主模块和从模块之间的默契，为远程测试做下了铺垫。4. 1149.6的提出，完善了混合系统测试的方法，使得电路中几乎所有的模块可以相互连接，统一在主测试模块的管辖之下。Agilent公司的芯片已经可以实现1149.6所要求的功能，完全支持1149.6的交流测试模式。5. 1149.7并行扫描电子科大电子科大第46页/共63页边缘扫描测试的发展简单互连扩充的互连方式单端传送模 拟 驱动器模 拟 驱动器模 拟 驱动器数 字 驱动器差分驱动器（模拟的或数字的）模 拟 驱动器模 拟 驱动器模 拟 驱动器数 字 驱动器差分驱动器（模拟的或数字的）差分互连单端接收在1149.4中支持的互连IC1IC2第47页/共63页内测试设计（BIST） 基本概念-在系统设计时就将测试电路设计到系统中，并提供特定的测试状态。 内测试也称“内建自测试”BIST- Built-In Self-TestBIST的优点 降低测试和维护成本 降低测试向量的存储和维护成本 只需要较简单便宜的ATE 可以并行测试多个单元 更短的测试时间 可以真速测试电子科大电子科大第48页/共63页内测试设计（BIST）内测试结构电子科大电子科大TPG- 用来产生待测电路所需要的测试向量，可以使用线性反馈移位寄存器（LFSR）、计数器（Counter）或只读存储器（ROM）等方式来产生测试向量。TAE-对待测电路的输出进行压缩对比，来确定电路是否有错误；第49页/共63页内测试设计（BIST）内测试结构功能块A功能块B功能块CTPGTAE系统输入系统输入测试测试输入输入测试测试输出输出系统输出系统输出VLSI或系统或系统电子科大电子科大第50页/共63页内测试发生器BIST向量生成方法： u ATPG程序生成并存放在片上ROM中： ROM占用大量芯片面积 用LFSR产生伪随机测试向量（ Linear Feedback Shift Register, LFSR）： 使用很少的硬件实现，首选的BIST向量生成方法 用二进制计数器产生穷举测试向量： 如果输入引脚太多，会消耗大量测试时间 LFSR和ROM结合： 对LFSR没有覆盖的故障，由ATPG产生测试向量并存储在ROM中 元胞自动机： Cellular Automation, CA第51页/共63页内测试发生器穷举测试向量生成： 第52页/共63页内测试发生器伪穷举测试向量生成： 第53页/共63页内测试发生器 伪随机测试向量生成 Pseudo-Random Pattern Generation 需要比确定性ATPG更多的测试向量 但是比穷举测试所需要的向量要少 线性反馈移位寄存器 LFSR, Linear Feedback Shift Register 可能产生除全0之外的 种测试向量 特征多项式(Characteristic Polynomial)21n第54页/共63页内测试发生器 标准LFSR举例第55页/共63页内测试发生器 伪随机码发生器是用“多位线性反馈移位寄存器”实现的；可以证明：如果n位线性反馈移位寄存器的特征多项式等于n位原本多项式，则有最长的随机序列。4位原本多项式为：h(x)=x4+x+18位原本多项式为：h(x)=x8+x4+x3+x2+116位原本多项式为：h(x)=x16+x5+x3+x2+1各多项式的反多项式h*（x）也是原本多项式；伪随机码发生器结构（4位）寄存器1寄存器2寄存器3寄存器4+时钟时钟输输出出初始状态不能为：初始状态不能为：0000初始状态如为：初始状态如为：1111则，输出的伪随机系列为：则，输出的伪随机系列为： 1111，0101，1001，1000，。，。共共24-1=15种代码种代码-作为测试矢量。作为测试矢量。异或门异或门电子科大电子科大第56页/共63页特征分析器 响应压缩 被测电路的测试响应数据量很大 需要降低响应数据量，以便于片上存储和检查 特征(Signature)，从测试响应中计算得到的统计属性 压缩会造成响应数据中的部分信息丢失，测试结果可能会遗漏。 响应压缩方法计数压缩 LFSR第57页/共63页特征分析器跳变计数响应压缩： 第58页/共63页特征分析器LFSR： 第59页/共63页特征分析器特征分析器是由线性反馈移位寄存器增加一个外输入端构成的。工作过程： 除数-特征代码被除数-输入序列在作除法过程中保留在特征分析器中的数称“留数”；在指定“窗口”内，任何输入序列的特征（各种故障）都可从留数中反映出来，并用16进制显示，从而作出故障判断；例如：有两个只差一位的序列A= 11111100000111111111-H953B= 11111000000111111111-9976数据压缩-在“窗口”内，任意长的输入序列都压缩为16位；故障侦出率：可以证明：输入序列长度16位，侦出率为99.998%!特征分析器结构（16位）1612971模2 输入序列（例）输入序列（例）共共20位位H953特征多项式代码为：特征多项式代码为：1000，1001，0100，0001电子科大电子科大第60页/共63页内测试结构设计及工作方式结构，见图；并行特征分析器可同时测试多个被测序列的特征；工作方式：由A，B控制AB=11，非测试状态，系统正常工作，移位寄存器可为系统使用；AB=00，串行扫描测试状态，输入端输入串行移位序列；输出端串行输出测试结果；AB=10，并行测试状态，测试速度快，AB=01，移位寄存器清零，作系统内部复位等。结构并行特征分析器输入输入输出输出IC功能块伪随机码发生器ABB1功能块1B2功能块2AB=10电子科大电子科大第61页/共63页电子科大电子科大 可测性设计的重要性体现在哪里？ 什么是可测性测度？其计算方法是什么？ 可测性改善设计的步骤是什么？ 内测试的组成是什么？ 边界扫描四种测试总线是什么？第六章第六章 思考题思考题第62页/共63页感谢您的观看！第63页/共63页