KT2维修参考 (2).ppt

KT2 维修流程维修流程上电时序。上电时序。1.1 維修一般流程一般来说,维修工程师拿到一块功能不良板时,不要急于动用维修设备,首先全面目测M/B看是否有严重的外观问题,如连锡(在RMA中很少),虚焊或明显的断线等,如果有相应现象,则可以减少大量的维修时间(指维修该板的时间)及不必要的物料损耗.如果目测无发现问题,则看明维修流程卡的所写的故障现象,接着根据故障插上相应的维修设备,针对无显示的M/B,最好先不插CPU(谨防由于CPU的工作电源过高而烧毁CPU),先用示波器或万用表测量CPU的工作电压是否正常,等正常后再插CPU验证故障现象,然后根据现象查相关电路图,测量相关信号.直至查出故障的原因.维修中不涉及BGA的元器件一自己更换,凡是涉及到要更换BGA的功能不良板则由专门的操作员更换.在更换芯片时应注意芯片的方向,在测试之前,应检查焊过的芯片是否有虚焊,短路之现象。在送测试之前应仔细检查是否有损件,残留物,锡渣,锡尖等外观问题,提高维修效率 1.2 上电自检一般时序 上电后电脑会自动检测主要硬件POST是如何进行自检测的？是如何进行自检测的？主板在接通电源后，系统首先由(Power On Self Test,上电自检)程序来对内部各个设备进行检查。在我们按下起动键（电源开关）时，系统的控制权就交由BIOS来完成，由于此时电压还不稳定，主板控制芯片组会向CPU发出并保持一个RESET(重置)信号，让CPU初始化，同时等待电源发出的POWERGOOD信号(电源准备好信号)。当电源开始稳定供电后(当然从不稳定到稳定的过程也只是短暂的瞬间)，芯片组便撤去RESET信号(如果是手动按下计算机面板上的Reset按钮来重启机器，那么松开该按钮时芯片组就会撤去RESET信号)，CPU马上就从地址FFFF0H处开始执行指令，这个地址在系统BIOS的地址范围内，无论是Award BIOS还是AMI BIOS，放在这里的只是一条跳转指令，跳到系统BIOS中真正的启动代码处。系统BIOS的启动代码首先要做的事情就是进行POST(Power On Self Test，加电自检)，由于电脑的硬件设备很多（包括存储器、中断、扩展卡），因此要检测这些设备的工作状态是否正常。这一过程是逐一进行的，BIOS厂商对每一个设备都给出了一个检测代码（称为POST CODE即开机自我检测代码），在对某个设置进行检测时，首先将对应的POST CODE写入80H（地址）诊断端口，当该设备检测通过，则接着送另一个设置的POST CODE，对此设置进行测试。如果某个设备测试没有通过，则此POST CODE会在80H处保留下来，检测程序也会中止，并根据已定的报警声进行报警（BIOS厂商对报警声也分别作了定义，不同的设置出现故障，其报警声也是不同的，我们可以根据报警声的不同，分辨出故障所在。PCI DEBUG CARD介紹利用DEBUG CARD OR 80 PORT可以用来DEBUG上电但无显的MOTHERBOARD整个微机的开机过程分为硬件启动和软件启动硬启动是指POWER的动作过程而软启动部分是指BIOS的POST过程先是硬件启动而后是软件启动了解微机的开机过程,对主板功能维修是很重要的,因为很多功能不良板特别是当机板,可以根据开机的顺序从而判断系统检测哪部分有问题如果是无显示的板可以从DEBUGE CARD上诊断系统运行的地址可以使分析问题做到有的放失,不至于瞎子摸象下表是下表是PhonixBIOS 4.0 Release 6 DEBUGE CARD检测Code PCI DEBUG CARD 80 PORT及连线图 利用打印机并口(Parallel port)DEBUG PCI BUS PCIPeripheral Component Interconnection总线-外设部件互连总线该标准是由Intel,IBM,DEC公司所制的PCI Bus与CUP中间经过一个桥接器电路,不直接与CPU相连的总线,故其稳定性与匹配性较差,提升了CPU的工作效率,其扩展槽可达到三个以上为32Bit/64Bit的总线数据地址共用是目前主板及外围设备使用的的标准接口.部分信号的名词解释部分信号的名词解释CLK：时钟 INPUT CPU：初始化 RESET：复位 ADS：地址状态 BEO#-7#：字节使能 AP：地址偶校验 AP：地址偶校验 DP0-7：数据偶校验 INIR：可屏蔽中断请求 DBSY：数据忙 SCYC：裂开周期输出 HIT#：命中指示 NMI：非屏蔽中断请求 INV：无效输入 IERR：内部检验错 BREQ：内部总线占用请求 BUSCHK：总线检查输入 A20M#：地址位20屏蔽 PWT：页面高速缓存内存通写 PCD：页面高速缓存禁止 EWBE#：外部写缓冲器输入 APCHK#：地址校验检测状态 FLUSH#：高速缓存清洗 AHOLD：地址占用请求 M/IO#：内存/IO指示 LOCK：总线封锁 SMIACT#：系统管理中断请求 SMT#：系统管理中断 FERR#：浮点数值出错 BOFF#：总线屏蔽 IGNNE#：忽略数值出错 HLDA：总线占用响应 HOLD：总线占用请求 BREQ：内部总线占用请求 NMI：非屏蔽中断请求 DBSY：数据忙 EADS#：有效外部地址 INIR：可屏蔽中断请求 KEN#：高速缓存使能 PCHK#：奇偶校验错使能 SDONE：监听完成信号 SERR：系统错误报告 PAK64：奇偶双字节校验 DEVSEL：设备选择 STOP：停止数据传送 W/R#：写读指示 REQ：总线占用请求 LOCK：锁定信号 CBE#：总线命令和字节使能多路复合线 REFRESH：内存刷新 BALE：系统地址锁存允许 FRAME：帧周期信号 PERR：数据奇偶校验错误报告 ACK64：64位传输认可 IRDY：主设备准备好 REQ64#：64位传输请求 SBO#：试探返回信号 TRDY：从设备准备好 GNT：总线占用允许 IDSEL PCI BUS Master所谓Bus Master是具有存取内存或外围装置能力之装置,也就是Bus Master的装 置须有能力控制地址及控制讯号,PCI bus Master如果要以Master Mode 存取数据,首先要经由REQ#控制讯号,向总线仲裁器发出要求,总线仲裁器会以GNT#控制讯号响应PCI bus Master要求,PCI bus Master收到GNT#后,才取得Bus的使用 权。REQ#及GNT#控制讯号为一点对点讯号,主机板所能支持的PCI Bus Master扩充槽大都由chipset所提供之数量决定.Bus Master可减少CPU的负荷,并增加系统的效能,因为当一装置在执行Bus Master 的动作时,CPU仍可执行其它的指令动作.（1）PCI数据交换控制信号数据交换控制信号FRAME 周期框架它是由目前的INITIATOR驱动它有效时表示数据交换开始为了确定是否已经取得总线拥有权MASTER必须在同一个PCI CLK信号的上升缘 取样到FRAME与IRDY都被反驱动到高态且GNT被驱动到低态数据交换可以是由在目前的INITIATOR与目前所寻址的TARGET间一到多次质料传输组成当INITIATOR准备完成最后一次数据阶段时FRAME就会被反驱动到高态.TRDYTARGET READY 被目前所寻址的TARGET驱动当TARGET准备完成目前的资料阶段（数据传输）时它就会被驱动到低电平如果在同一个PCI周期信号的上升缘TARGET驱动TRDY 到低电平且INITIATOR驱动IRDY到低电平则此数据阶段便宣告完成在读取期间TRDY被驱动表示TARGET正在驱动有效的数据到数据总线上在写入期间TRDT被驱动表示准备接收来自MASTER的资料等待状态会被插入到目前的资料阶段里直到取 样到TRDY与IRDY都被驱动到低 态为止IRDYINITIATOR READY被目前的BUS MASTER驱动在写入期间IRDY被驱动表示INITIATOR正在驱动有效的数据到数据总线上在读取期间IRDY被驱动表示INITIATOR准备接收从目前所寻址的TARGET传来的资料为了确定MASTER已经取得总线拥有权它必须在同一个PCI CLK信号的上升边缘取样到FRAME与IRDY都被反驱动到高电平且GNT被驱动到低电平STOP#TARGET驱动STOP到低电平表示它希望INITIATOR停止目前正在进行的交易想要更多相关资料IDSEL#初始化装置选择（INITIALIZATION DEVICE SELECT）是PCI装置的一个输入端并且在存取某个装置的组态缓存器期间它用来选择芯片LOCK这是在一个单元交易序列期间（例如在读取修改写入操作期间）INITIATOR用来锁（LOCK）目前所寻址的TARGET的.DEVSEL装置选择信号（DEVICE SELECT）是在TARGET将地址译码后由TARGET驱动的它当作目前的INITIATOR与在扩充总线桥接器上的相减译码器（SUBTRATIVE DECODE）的输入假如MASTER起始一个传输并且在6个CLK周期内未侦测到DEVESEL被驱动到低态的话它就必须假设没有TARGET响应或在此地址上没有TARGET装置然后产生一个MASTER-ABORT.（2）PCI阶段阶段1.地址阶段地址阶段 每一个PCI交换都是以一个地址阶段开始的其持续时间为一个PCI时钟周期在地址阶段中initiator 确认target装置（透过地址）以及交换状态下target 装置是以驱动一个在其指定给它的范围内的PCI地址数据总线起始位置来识别同一时间Initiator以驱动一个在4位宽的PCI指令字节致能总线上（Command/Byte Enable Bus）的指令状态来识别交易状态Initiator同时驱动FRAME到低电平表示在总线上有一个有效的起始地址与交易形态存在因为Initiator只在一个PCI时钟周期内显示起始地址与指令所以每一个PCI target 装置负责在时钟的下一个上升边缘闩锁地址及指令以便在后来将之译码闩锁在地址总线的.地址与在指令字节致能总线上的指令译码Target装置可以确认它是否被寻址以及交易的状态Initiator只能提供起始地址给Target(在地址阶段中)完成地址阶段后的交换期间地址数据总线变成数据总线并且用来在每一个数据阶段里传输数据Target负责闩锁起始地址并且在后续的每一个质料群组的位置 2.宣告交换数据宣告交换数据当PCI Target 确定自己是交换的Target时他必须将DEVSEL（Device Select,装置选择）驱动到低态来宣告交易假设在预先决定的一段时间内Initiator未取样到DEVSEL被驱动到低电平它将中止交易 3.数据阶段数据阶段交换的数据阶段是指某一段时间在该段时间里Initiator与Target之间有一个数据对象被传输在某一个数据阶段里被传输的数据字节数是由Initiator 在该数据阶段里所设定的指令字节致能讯号数目来决定每一个数据阶段持续的时间至少在一个PCI时钟周期Initiator与Target都必须表示它们准备完成该数据阶段或者用一个PCI时钟周期的等待状态来延长数据阶段为此PCI总线定义了Initiator(IRDY#)与Target(TRDY#)所使用的准备（ready）信号线.4.交換期間交換期間Initiator不会传送传输次数给Target相反在每一个数据阶段里它都会表示是否是最后一个数据项在地址阶段的开始FRAME会被驱动到低电平并且持续驱动直到Initiator(IRDY#)完成最后一个数据阶段为止当Target在资料阶段中取样到IRDY被驱动到低电平并且FRAME被反驱动到高电平时它就知道这是最后一个数据阶段但数据阶段必须直到Target把TRDY讯号驱动到低电平才宣告完成5.交换完成且总线回到闲置状态交换完成且总线回到闲置状态Initiator以反驱动FRAME到高电平以及驱动IRDY到低电平指示（BURST传输的）最后一次数据传输正在进行中在最后一次数据传输完成后.Initiator会以反驱动其准备（IRDY）到高电平的方式让PCI总线回到闲置状态假设有另一个BUS MASTER被PCI总线仲裁器授予总线的拥有权并且正在等待目前的Initiator 让出总线使用权它就可以在同一个PCI时钟周期的上升边缘（时钟9的上升边缘）侦测FRAME及IRDY是否被反驱动到高电平来侦测总线是否已经回到闲置状态 FSBFront Side Bus前端总线也就是以前所说的CPU总线，由于在目前的各种主板上前端总线频率与内存总线频率相同所以也是 CPU与内存以及L2 Cache（仅指Socket 7主板）之间交换数据的工作时钟由于数据传输最大带宽取决所同时传输的数据位宽度和传输频率即数据带宽=（总线频率*数据宽度）/8 前端总线速率将影响计算机运行时CPU与内存、（L2 Cache）之间的数据交换速度，实际也就影响了计算机的整体运行速度 PCI BUS 控制的时序图控制的时序图 DMA通道通道DMA信道（Direct Memory Access直接存取通道）主机与外设之间的数据传输共有两条途径一是利用CPU来管理数据的传送二是用专门的芯片完成数据的传输所谓DMA就是不经过CPU外设同内存之间相互传送数据的信道在这种方式下外设利用DMA信道直接将数据写入存储器或将数据从存储器中读出而不用CPU的参与系统的速度会大大增加DMA通道分配如下 DMA0可用 DMA1ECP打印口 DMA2軟驅控制器(8位)DMA38位數据傳送 DMA4級聯DMA控制器(不用)(16位)DMA5聲卡(16位)DMA6SCSI(16位)DMA7可用(16位)IDE IDE 即集成驱动电路的缩写用于连接硬盘驱动到现代的主要接口指的是将接口电路或者控制器制作在驱动器自身其实是早期所用分离的驱动器和控制器接口的更新版本 用连接的不仅有硬盘而且还有高容量的软盘驱动器磁带驱动器 左边 1st IDE-HDD 右边2nd-CDROM HDD的信号引脚描述的信号引脚描述 DMACK-：用来响应DMARQ的信号 DMARQ ：当device准备DMA数据传送时发出DMARQ CS(1:0)-：Host发出的片选信号，用来选择命令（command）or控制（control）寄存器组的 DA(2:0)：Host发出的三位地址译码信号，用来访问device上的寄存器or数据口DD(15:0)：Host与device之间的16位数据接口，低8位用来给积存器赋初值DIOR-;HDMARDY-;HSTROBE：DIOR-是host发出的读 寄存器or数据口的信号，HDMARDY-是host用以通知device其已经准备好接受Ultra DMA方式传送的数据的信号，HSTROBE是host发出的数据锁存信号。DIOW-：STOP：DIOW-是host发出的写寄存器or数据口的信号，STOP 用以结束一个Ultra DMA数据传输INTRQ ：中断信号IORDY;DDMARDY-;DSTROBE：IORDY是输入输出准备好信号，DDMARDY-是device用以通知host其已经准备好接受Ultra DMA方式传送的数据的信号，DSTROBE是device发出的数据锁存信号。DRAM(dynamic RAM)：快速页模式(Fast Page Mode;FPM)DRAM快速页模式DRAM的存取,是分别利用行(ROW)及列(COLUMN).FPM 模式即将行位置定,只改变列地址,以便连续地址之存取 一般以1K2K作为单位,如1MB DRAM为例 它有10条列地址线及10条行地址线(220=1MB),若行位置固定，列地址线可定出(210=1024=1K)地址,此时称列地址线定出之地址为1个PAGE.故1MB DRAM 可分为1 K个PAGE(每一个PAGE大小为1K).故若CPU存取之数据在同一PAGE ,只需送一个列讯号 信号定义信号定义RAS/(Input):Row address strobe.行地址选择CAS/(Input):Column address strobe.列地址选择W/(Input):Read/Write control.读写控制A0-An(Input):Multiplexed pins for Row and Column addresses.行列地址分时复用管脚。D0-Dn(Input):Data input pins.数据输入Q0-Qn(Output):Data output pins.数据输出 DDR（double date rate)SDRAM：DDR SDRAM(Double Data Rate SDRAM)又叫双速率SDRAM，它在SDRAM的基础上，采用延时锁定环技术提供数据信号对数据进行精确定位，在时钟脉冲的上升和下降沿都可传输数据，这样DDR SDRAM就在不提高时钟频率的情况下，使数据传输率提高了一倍。在100MHz下，DDR SDRAM理论上可提供100MHz28Byte=1.6GB/s的数据传输率。在133MHz下可达到2.1GB/s。DDR SDRAM 在同步动态读写存储器SDRAM的基础上，采用DLL（DelayLocked Loop，延时锁定环）技术提供数据选通信号对数据进行精确定位，在时钟脉冲的上升沿和下降沿都可传输数据，因此命名为DDR SDRAM（Double Date Rate，上下行双数据率SDRAM）。DDR可以在不提高时钟频率的情况下，使数据传输率提高一倍，冲破了自80386以来的总线-内存系统瓶颈。同SDR SDRAM一样，DDR SDRAM也是采用64位的并行数据总线，DDR SDRAM则分PC1600和PC2100两种，分别对应于工作于100MHz(实际相当于200MHz)和133MHz（实际相当于266MHz）下。DDR DRAM能提供的带宽为：键盘系统键盘系统 键盘系统主要由键盘上的单芯片（8048）MB上的KB Controller（8042)组成其通过IRQ1申请键盘中断服务程序 当8048侦测到某键被按下时就会传输相应的键盘扫描码给80428042将其转换为系统扫描码存入8255的PortA（60h）同时再触发IRQ1请求调用INT09h 处理60Port的系统扫描码INT09h中断服务程序将该编码再转变为ASC 码后,再与系统扫描码（共1word）一起存入位于内存中的键盘缓冲区当系统需要获取输入键时必须通过 INT16h 从键盘缓冲区中读取 键盘中的单芯片8048专门负责将键盘信息转化为串行的键盘扫描码后发送给KB Controller8048将键盘当作一个点阵,并不断扫描其行列地址线一旦有某一个或几个键被按下其相关的行列地址线电平将发生变化8048将此信息存入大小为16 bytes的内部缓存并按照先后顺序用自己内部的转换表将之转化为键盘扫描码然后以串行方式传送给键盘控制器（8042）二二 KT2 架构架构 KT 的上电时序的上电时序.时序时序当我们插上Adapter19时，电源流入就有一个5VPCU,3VPCU电压，它是由PU6自动产生，此时机器处于待机状态。当我们按下Power Button时，NBSWON#瞬间有一个低电平，这低电平送给97551，97551收到这信号时，产生信号DNBSWON#（PIN4），DNBSWON发给南桥，南桥收到DNBSWON低电平时，便发生SUSB#，SUSC#两个高电平送给以97551，97551收到SUSB，SUSC#后延时（T2+T3）便产生了SUSON信号转换成SUSD信号送PQ44,PQ41管便产生3VSUS,5VSUS(5.7V),SUSON送到PU7 产生2.5VSUS;PU6,PU7产生HWPG信号给97551,延时97551发出MAINON#信号转换成MAIND送PQ44,PQ41 CMOS管产生+3V,+5V电压，再延时T4后97551又发生VRON(PIN3)送给PU5产生VCC-CORE CPU供。此时PU5也产生一个HWPG信号反馈97551此时整个M/B的主电压都已OK各组电压反馈回来的HWPG信号相汇合，为一个HWPG相当于“与”的关系如其中有任何一组反馈的HWPG的为低电平此时97551会发生POWER NG指令，关掉开启的电压，如OK则HWPG恒为高电平当97551收到HWPG后延时后产生PWORK#信号，经PU5转成IMVPOK表示CPU 电压OK送给 SB南，后由SB产生CPU PWRGD，PCIRESET，传给CPU，告诉CPU，POWER已OK.CPU 电源电压是由D5D0控制输出1.19V1.708V。根据CPU功耗的大小输出电压。CPU功耗大输出电压也大。当CPU电压VCC_CORE正常PU5(MAX1907)就会输出INVPOK给南桥，输出CLK_EN#给CLOCKGEN(U22)让 U22为CPU,NB,SB,PC97551及外挂PCI总线上的外设提供时钟信号。南桥由U12提供RSMRST为南桥复位信号，南桥输出PCI_RST#即PCIRST 为北桥，PCI总线复位。北桥输出CPURST#对CPU复位。一般数字电路工作前需要对内部复位清零。