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1、ESD保护版图设计摘要静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用经过中经常发生并导致IC芯片损坏或失效的重要原因之一。工业调查表明大约有40的IC失效与ESD/EOS(过强的电应力)有关。因而,为了获得性能更好更可靠的IC芯片,对ESD开展专门研究并找到控制方法是特别必要的。随着芯片尺寸的持续缩小,ESD问题表现得愈加突出,已成为新一代集成电路芯片在制造和应用经过中需要重视并着力解决的一个重要问题。论文阐述了CMOS集成电路ESD保护的必要性,研究了在CMOS电路中ESD保护构造的设计原理,分析了该构造对版图的相关要求,重点讨论了在I/O电路中ESD保护构造的设计要
2、求。论文所做的研究工作和获得的结果完全基于GGNMOS的器件物理分析,是在器件物理层次上研究ESD问题的有益尝试;相对于电路层次上的分析结果,这里的结果愈加准确和可靠,可望为GGNMOSESD保护器件的设计和制造提供重要参考。关键词:静电放电(ESD);接地栅NMOS;保护器件;电源和地AbstractTheelectrostaticdischarge(ESD)isintegratedcircuit(IC)inmanufacturing,transportation,anduseprocessoccursfrequentlyandcauseICchipsdamageorfailureofone
3、oftheimportantreasons.Industrialsurveyshowsthatabout40percentofICfailureandESD/EOS(overpoweredelectricalstress)relevant.Therefore,inordertoobtainbetterperformancemorereliableICchips,tocarryoutspecialresearchandfindtheESDcontrolmethodisverynecessary.Alongwiththecontinuousnarrowing,chipsizebehavedmore
4、prominentESDproblems,hasbecomeanewgenerationofintegratedcircuitchipinthemanufactureandapplicationprocessneededtopayattentiontoandaddressinganimportantquestion.ThispaperdiscussestheCMOSintegratedcircuit,thenecessityofESDprotectioninCMOScircuitwasstudiedinthestructureofESDprotectiondesignprinciple,ana
5、lyzesthestructureonthemaptherelevantrequirements,especiallydiscussedintheI/OcircuitESDprotectionstructuredesignrequirements.Keywords:ElectrostaticDischarge,GNDgateNMOS,ProtectedDevice,PowerandGround目录摘要(1)Abstract(2)第1章绪论(4)1.1集成电路的发展状况(4)1.1.1集成度的提高(4)1.1.2摩尔定律(4)1.2集成电路中的ESD保护(5)1.2.1为何出现ESD(5)1.2
6、.2ESD保护的必要性(5)第2章关于版图设计与版图设计环境的介绍(7)2.1集成电路版图设计(7)2.2版图构造(7)2.3版图设计流程与方法(8)2.4版图设计环境(8)2.4.1Technologyfile与DisplayResourceFile的建立(9)2.4.2Virtuoso工具的使用(9)第3章CMOS电路的ESD保护构造版图设计(13)3.1CMOS电路中ESD测试(13)3.2ESD保护原理(14)3.3CMOS电路ESD保护构造的设计(14)3.3.1CMOS电路ESD保护器件(15)3.4CMOS电路ESD保护构造的版图设计(16)3.4.1版图设计原则(16)3.4.
7、2ESD保护构造版图设计(17)第4章结束语(18)参考文献(19)致谢(20)第1章绪论1.1集成电路的发展状况1.1.1集成度的提高真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。1970年出现了1Kbit的半导体存储器,1972年推出了包含2250个MOS管的微处理器i404。集成度是集成电路的一个重要概念,它是指芯片包含的晶体管数目,通常折算为2输入门的等效门数来表示,即一个门等于4个晶体管。在40多年的时间内,集成电路的集成度迅速提高,经历了小规模SSI、中规模MSI、大规模LSI超大规模VLSI、特大规模ULSI阶段之后,目前已进入宏大规模GSI集成电路阶段
8、。从技术的角度来讲,集成度的提高主要依靠于:晶体管尺寸的缩小、芯片面积增大。晶体管尺寸的缩小有两个明显的优点:1.使电路的速度加快。目前集成电路的速度已到达1000MHz以上;2.使晶体管密度即每平方毫米硅片包含晶体管数增加,但并不引起集成电路成本的明显上升,因此每一个晶体管的成本迅速下降。这些优点驱动着集成电路工业致力于集成度的提高,并不断提高产品的性能价格比。在到达最小尺寸的物理极限以前,晶体管尺寸逐步减小的趋势还会继续下去。提高集成度的另一途径是增大芯片的面积,但过分地增加芯片面积会使每个硅晶圆片上的有效芯片数减少。另外,由于硅晶体构造不可避免的缺陷发生的可能性会随面积的增大而增加,也会
9、使集成电路生产的良品率降低,引起制造成本上升。1.1.2摩尔定律摩尔是Intel公司的创始人之一,他通过对集成电路发展状况的总结,于1965年提出了摩尔定律,即芯片的集成度每3年提高4倍大约18个月翻倍,器件尺寸则每3年以0.7的比率缩小。从那时起,以后的发展历史完全证实了摩尔定律与实际趋势惊人的接近。1.2集成电路中的ESD保护1.2.1为何出现ESD静电是一种电能,它存在于物体外表,是正负电荷在局部失衡时产生的一种现象。静电现象是指电荷在产生与消失经过中所表现出的现象的总称,如摩擦起电就是一种静电现象。静电产生的原因有接触分离起电、摩擦起电和传导起电。当带了静电荷的物体也就是静电源跟其它物
10、体接触时,这两个具有不同静电电位的物体根据电荷中和的原则,存在着电荷流动,传送足够的电量以抵消电压。这个高速电量的传送经过中,将产生潜在的毁坏电压、电流以及电磁场,严重时将其中物体击毁,这就是静电放电,一般用ESD(ElectrostaticDischarge)表示。ESD是当今MOS集成电路中最重要的可靠性问题之一。高密度集成电路器件具有线间距短、线细、集成度高、运输速度快、低功率和输入阻抗高的特点,因此导致这类器件对静电较敏感,称之为静电敏感器件。静电放电的能量,对传统的电子元件的影响甚微,人们不易觉察,但是这些高密度集成电路元件则可能因静电电场和静电放电电流引起失效,或者造成难以被人们发
11、现的“软击穿现象,导致设备锁死、复位、数据丢失和不可靠影响设备正常工作,使设备可靠性降低,甚至造成设备的损坏。1.2.2ESD保护的必要性集成电路工业由ESD导致的损失是一个非常严重的问题。据统计,在集成电路工业中由于ESD引起的损失高达25%。随着超大规模集成电路工艺的高速发展,特征尺寸已经到深亚微米阶段,大大提高了集成电路的性能及运输速度,同时降低了单个芯片的制造成本。但器件尺寸的减小,导致了器件对外界电磁骚扰敏感程度也大大提高,使静电放电对器件可靠性的危害变得越来越显著。一方面,集成电路对静电放电的防护能力随着特征尺寸的减小而降低,使得CMOS器件对静电变得愈加敏感,因ESD而损伤的情形
12、愈加严重。很多新发展起来的特种器件如功率MOS器件、微波场效应器件也大多属于静电敏感器件。而且在同等静电保护措施下,先进的工艺容易使得ESD保护能力下降;就算把器件的尺寸加大,其ESD耐压值也不会被升高,同时由于器件尺寸增大导致芯片面积也增大,其对静电放电的承受能力却反而下降。另一方面,静电放电毁坏的产生多是由于人为因素所构成,但又很难避免。电子器件或系统在制造、生产、组装、测试、存放、搬运等的经过中,静电会累积在人体、仪器、储存设备等之中,甚至电子器件本身也会累积静电,而人们在不知情的情况下,使这些物体互相接触,因此构成放电途径,使得电子器件或系统遭到静电损伤。第2章关于版图设计与版图设计环
13、境的介绍2.1集成电路版图设计集成电路是电子电路,但它又不同于一般意义上的电子电路,它把成千上万的电子元件包括MOS晶体管、电阻、电容甚至电感集成在微小的芯片上,正是这种巧妙的设计和制造方式使它为人类社会的进步创造了空前的奇迹,而使这种奇迹变为现实的正是集成电路版图layout设计。集成电路的版图与集成电路的概念是一起诞生的,能够讲没有版图就没有集成电路。集成电路版图设计是实现集成电路制造所必不可少的设计环节,它不仅关系到集成电路的功能能否正确,而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路版图的精
14、心设计,当代集成电路设计中发展起来的全定制与ASIC设计、单元库和IP库的建立,以及系统芯片设计的概念和方法学也无一不与集成电路版图设计密切相关。集成电路版图设计的职业定义为:通过EDA设计工具,进行集成电路后端的版图设计和验证,最终产生送交供集成电路制造用的GDSII数据。集成电路版图设计是连接设计与制造工厂的桥梁,主要从事芯片物理构造分析、版图编辑、逻辑分析、版图物理验证、联络代工厂、版图自动布局布线、建立后端设计流程等。版图是电路图的几何表示。版图是一组互相套合的图形,各层版图相应于不同的工艺步骤,每一层版图用不同的图案来表示。版图与所采用的制备工艺严密相关。集成电路设计的最终输出是掩模
15、版图,通过制版和工艺流片能够得到所需的集成电路。2.2版图构造芯片的剖面构造从平面工艺立体构造,需多层掩模版,故版图是分层次的,它由多层图形叠加而成。如一个简单的PMOS管和一个NMOS管构成反相器的剖面图如图2-1所示:图2-1反相器的剖面构造则它的版图构造就如图2-2所示:图2-2反相器版图构造所以版图的图形层次主要N-Well,P+implant,poly1,contact,N+implant,active,Metal1,via,metal2,poly2等。2.3版图设计流程与方法集成电路的计算机辅助设计,按经过先后可分为正向设计经过和逆(反)向设计经过。所谓正向设计,指系统设计开场,经
16、过逻辑图设计及电路设计,最后完成版图设计;所谓逆向设计,通常则是采用IC解剖分析系统解剖芯片,即去除封装,露出管芯,显微照相或用高精度图象系统摄取管芯外表拓扑图,得到该IC产品的版图设计信息,然后从得到的版图上提取逻辑关系和电路构造,分析其工作原理及功能,获得原始的设计思想,再结合详细的工艺条件,转而进行正向设计,最后完成新产品的版图设计。2.4版图设计环境Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比较的,故一直以来遭到了广大EDA工程师的青睐,然而Virtuoso工具的工艺库的建立和Dracula的版图验证比拟繁琐。2.4.1Technolo
17、gyfile与DisplayResourceFile的建立版图设计是集成电路设计中重要的环节,是把每个元件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成连线图形。与电路设计不同的是版图设计必须考虑详细的工艺实现,因而,存放版图的库必须是工艺库或附在别的工艺库上的库。否则,用隐含的库将没有版层,即LSW窗口是空框,无法画图。因而,在设计版图前必须先建立工艺库,且要有显示文件(displayresourcefile)。Technologyfile中应包含下面几部分:层定义(Layerdefinitions)、器件定义(Devicedefinitions)层物理电学规则(Layer,ph
18、ysicalandelectricrules)、布线规则(Placeandrouterules)和特殊规则(RulesspecifictoindividualCadenceapplications)。层定义中主要包括:1.该层的用处设定,用来做边界限的或者是引脚标识的等,有Cadence系统保留的,也有用户设定的。2.工艺层,即在LSW中显示的层。3.层的优先权,名字一样用处不同的层根据用处的优先权的排序。4.层的显示。5.层的属性。器件模块中能够定义一些加强型器件、耗尽型器件、柱塞器件、引脚器件等,这些器件定义好之后,在作版图时能够直接调用该器件,进而减轻重复的工作量。层、物理、电学规则的模
19、块包括层与层间的规则,物理规则和电学规则。层规则中定义了通道层与柱塞层。物理规则中主要定义了层与层间的最小间距,层包含层的最小余量等。电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。布线规则主要为自动布局布线书写的,在启动自动布局布线时,将照该模块中定义的线宽和线间距进行。|2.4.2Virtuoso工具的使用一、File菜单在File菜单下,主要的菜单项有New、Open、Exit等。在详细解释之前我们不妨先理顺一下下面几个关系。library(库)的地位相当于文件夹,它用来存放一整个设计的所有数据,像一些子单元cell以及子单元cell中的多种视图view。Cell单元能够是一
20、个简单的单元,像一个与非门,可以以是比拟复杂的单元由symbol搭建而成。View则包含多种类型,常用的有schematic,symbol,layout,extracted,ipcell等等。New菜单项的子菜单下有Library、Cellview两项。Library项打开NewLibrary窗口,Cellview项打开CreateNewFile窗口,如图2-3和2-4所示。图2-3NewLibrary窗口图2-4CreateNewFile窗口1建立库(library):窗口分Library和TechnologyFile两部分。Library部分有Name和Directory两项,分别输入要建
21、立的Library的名称和途径。假如只建立进行SPICE模拟的线路图,Technology部分选择Dontneedatechfile选项。假如在库中要创立掩模版或其它的物理数据即要建立除了schematic外的一些view,则须选择Compileanewtechfile(建立新的techfile)或Attachtoanexistingtechfile(使用原有的techfile)。2建立单元文件(cell):在LibraryName中选择存放新文件的库,在CellName中输入名称,然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟),在ViewName中就会自动填上相应的ViewNameschematic。当然在Tool工具中还有很多别的工具,常用的象Composersymbol、virtuosolayout等,分别建立的是symbol、layout的视图view。在Librarypathfile中,是系统自建的librarypathfile文件的途径及名称(保存相关库的名称及途径)。二、Tools菜单在Tools菜单下,主要的菜单项有LibraryManager、LibraryPathEditor等。在LibraryManager项打开的是库管理器LibraryManager窗口,如图2-5所示。图2-5LibraryManager窗口
限制150内