NAND Flash调研(30页).doc
《NAND Flash调研(30页).doc》由会员分享,可在线阅读,更多相关《NAND Flash调研(30页).doc(32页珍藏版)》请在得力文库 - 分享文档赚钱的网站上搜索。
1、-NAND Flash调研一、NAND Flash1.1 2D NAND FlashNAND闪存的基本存储单元以8位或者16位为单位,连成位线,形成所谓的字节(Byte)或字(Word),这就是NAND闪存的位宽,不同位线的上的基本存储单元会连成字线,如图1.1-1和1.1-2所示。这些线会再组成页,页内分为有效容量区(Data Area)和冗余区(Spare Area),有效容量区存储待存储的数据,冗余区存储与该页有效数据相关的额外信息,多个页组成块,再由块组成整个NAND闪存器件。图1.1-1 NAND 闪存的字线与位线图1.1-2 K9F1208U0M 闪存的整体结构组成在架构上,闪存设
2、备还需要数据传输总线、地址传输总线、命令传输总线、输入输出控制、控制逻辑单元和各类寄存器。总线是闪存在各个寄存器、设备存储结构和输入输出端之间传送数据、地址或命令的传输线束。其中,地址传输总线又分为行地址总线和列地址总线两种。行地址包含了逻辑单元号、块号和页号;列地址指向要获取或更改的数据的起始点所对应的页内偏移。输入输出控制是闪存对外交流数据命令等信息的控制部件。控制逻辑单元负责根据输入命令和状态寄存器进行对应的操作,如数据传输和设备擦写等。在设备工作中,为了暂时存储数据、地址和命令,闪存提供了多种寄存器。每个逻辑单元有一个命令寄存器(Command Register)和一个地址寄存器(Pa
3、ge Register)。命令寄存器和地址寄存器分别用来暂时存储最后得到的命令和地址。此外,每个逻辑单元会有一个状态寄存器(Status Rgister)来储存一些必要的状态值。从工作流程上来看NAND闪存结构如图1.1-3所示:图1.1-3 NAND 闪存设备工作结构示意图1.2 3D NAND Flash图1.2-1 2D NAND Flah架构图2D NAND Flash已经是一种较为成熟的高密度存储器技术,图1.2-1为其架构图。它的基本结构是图中的NAND String。每根NAND String上串联了若干浮栅晶体管,每个浮栅晶体管的浮栅是否存有电子分别表示”0”和”1”的状态。在
4、读操作过程中,一条NAND String中未选中字线(ML)加高电压保证相应浮栅晶体管一定导通,选中字线施加话当电平,存“1”浮栅晶体管可导通,存“0”浮栅晶体管不导通,然后选中位线(BL)施加一个读电压,未选中位线施加0V电压。这样,选中的浮栅管若存储数据是“1”,则选中位线到地有一条放电通路,位线电压放电到一个低电平;若浮栅晶体管存储数据是“0”,则选中位线没有放电通路,保持在之前的预充电高电平。选中位线上最终读出电压的不同即可用来区分“1”和“0”的状态。图1.2-2为Samsung提出的3D Horizontal NAND Flash三维结构,图中红色竖直线为局部字线,蓝色竖直线为局部
5、位线,灰色水平线为浮栅品体管共用的导通沟道。图1.2-2 (a)3D Horizontal NAND Flash三维结构图(b)浮栅晶体管顶视图3D Horizontal NAND Flash比2D NAND Flash堆叠了更多层,每次操作时需要额外的层选信号SSL控制。图1.2-3中展示了SSL的控制方式,图中处阴影中的浮栅晶体管(“off”管)始终处于导通状态,而阴影外的浮栅晶体管(“on”管)只有在施加高电的时候才导通。这样,要选择某一层,只有在扣应状态为“on”的浮栅晶体管的控制栅上都施加高电平后,这一层才能被选通。图1.2-3(a)SSL层选选通管电路图 (b)SSL操作表为了克服
6、3D Horizontal NAND Flash利浮栅晶体管去完成层选的这一大弊病,Toshiba提出了3D Vertical NAND Flash的架构。图1.2-4、1.2-5为该三维结构示意图,它由三个选通信号共同完成浮栅晶体管的选择过程:BL(Bit Line),Upper SG,Control Gate。其中,BL与传统2D NAND Flash中位线功能相近,Control Gate负责同时选通多层NAND Flash中的控制栅,而Upper SG负责具体选择工作的层,是层选信号。相对3D Horizontal NAND Flash,3D Vertical NAND Flash已将
7、一条 NAND String中用于选层的浮栅晶体管数量减小到了一个,大大提升了存储效率。图1.2-4 (a)3D Vertical NAND Flash结构图 (b)浮栅晶体管顶视图图1.2-5 3D Vertical NAND Flash电路图图1.2-6 Vertical Gate NAND Flash的布局图1.2-6展示了Vertical Gate NAND Flash的布局,图1.2-7 3D NAND Flash X截面8层3D NAND Flash X截面如图1.2-7所示图1.2-8 3D NAND Flash Y截面8层3D NAND Flash Y截面如图1.2-8所示二、
8、接口标准目前市场上的NAND闪存的三种不同接口标准:普通接口、ONFI(Open Nand Flash Interface)标准和Toggle DDR标准。2.1普通接口普通接口是最早的NAND闪存数据通信接口,异步模式,数据传输速度为40MB/s,内部不带有ECC(Error Correcting Codes)模块。2.2 ONFI接口标准2.2.1 概述ONFI(Open NAND Flash Interface)标准是由英特尔,镁光,海力士,台湾群联电子,SanDisk, 索尼,飞索半导体为首宣布统一制定的连接NAND闪存和控制芯片的接口标准,当初制定ONFI标准的主要目的是统一当时混乱
9、的闪存标准。ONFI 1.0制定于2006年12月,内容主要是制定闪存的物理接口、封装、工作机制、控制指令、寄存器等规范,增加对ECC的支持,传输带宽从传统的Legacy接口的40MB/s提升到50MB/s,性能提升幅度不大,不过其主要目的还是统一闪存接口规范,减轻产品厂商的开发压力。ONFI 2.0标准诞生于2008年2月,2.0标准将带宽速度提高到133MB/s以满足高速设备对闪存性能的需求,在该版本中,主要是通过两项技术来提高传输速度。第一项就是在DRAM领域里常用的DDR(Double Data Rate,双倍数据率)信号技术。第二项是使用源同步时钟来精确控制锁存信号,使其能够达到更高
10、的工作频率。ONFI 2.1标准于2009年1月发布,带宽提升到166MB/s和200MB/s(工作模式不同速度不同),8KB page数据传输延时降低,改良电源管理降低写入操作能耗,加强ECC纠错能力,新增“Small Data Move”与“Change Row Address”指令。ONFI 2.2发表于2009年10月,增加了LUN(逻辑单元号)重置、增强页编程寄存器的清除和新的ICC测量和规范。LUN重置和页编程寄存器清除提升了拥有多个NAND闪存芯片设备的处理效率,ICC规范则简化了下游厂家的测试程序。ONFI 2.3在2010年8月的闪存峰会上发布,在2.2标准的基础上加入了EZ
11、-NAND协议。EZ-NAND是Error Zero NAND的简写,这一协议将NAND闪存的纠错码管理由主控芯片中转移到闪存自身,以减轻主控芯片负担。ONFI 3.0在2011年3月发布,接口带宽提升到400MB/s,需求的针脚数更少让PCB走线更加方便,从目前披露的资料来看,ONFI 3.0采用更短的信道、更宽的信号间距,并加入片内终止技术,使其传输带宽能够达到400MB/s。2.2.2 引脚分配ONFI 2.0引脚分配(1)8-bit data access图2.2.2-1(2)16-bit data access图2.2.2-22.2.3 信号描述表2.2.3-1表2.2.3-22.2
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- NAND Flash调研30页 Flash 调研 30
限制150内