2022年嵌入式系统 .pdf
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1、11嵌入式系统技术基础课程内容概要硬件基础?总线接口技术?VHDL/CPLD?模拟通道、运放的应用编程与操作系统基础?ARM微处理器及编程?嵌入式系统编程及操作系统2第一章总线技术原理?数字信号输出端结构及其总线连接OC门单总线连接三态门?译码及其应用?扩展 I/O的方法?总线的负载能力与驱动?总线信号的反射与克服3端口线与总线方式扩展的区别? 在MCS-51 的P1口上扩充输出;? 在MCS-51 的总线上扩充输出;? 区别:执行速度,指令数4译码及其应用目的:为存储器及I/O地址分配;避免上述器件在数据总线上形成冲突;译码方法:基本:全译码,部分译码,线译码结合总线技术:分级(板选、板内)
2、芯片:通用74138,74139,74154; 采用74 系列组合逻辑可编程GAL16V8,GAL20V10,EPLD 技术:编程工具:FM,CUPL,ABEL,MAX plus II,ise语言:VHDL5译码方法:组合电路电路A1A0F0 F1 F2 F3A19A18A17A16A15(b)(a)A0Y0Y1Y6总线的负载能力与驱动? 负载能力兼容性灌电流、拉电流? 驱动器芯片? 具有板选地址译码时的数据缓冲器名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页,共 31 页
3、- - - - - - - - - 27速度与延时问题8地址总线驱动采用:74HC24474HC245等9双向总线的驱动说明10I/O功能板的数据缓冲具有板选地址译码时Address Bus板选地址译码板内地址译码Sys. Data BusDIR E缓冲器DT/RI/O Data BusPS0PS1PS2PS nI/O端口选择11六、传输线效应?高频,信号波长与电路的尺寸?传输线效应?总线传输线效应的危害?导致交流信号发生畸变、误码,峰值也可能高于微机电源电压,也可以低于电源地线,导致芯片的损坏。?解决措施12克服方法? 提高集成度,限制导线长度;? 匹配源端匹配终端匹配名师资料总结 - -
4、-精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页,共 31 页 - - - - - - - - - 313匹配效果14特性阻抗突变的原因? 几何尺寸变化电视信号线的连接到电缆头、座? 形状变化印刷线路板上导线的突然转弯:? 信号源 传输线 负载的连接处15第二章标准总线的应用总线标准化的意义产品化、缩短系统的构造时间(周期)降低开发成本便于维护,结构简单系统功能扩展和更新软件及硬件的升级保障几种常用的总线标准ISA, PC104 总线及应用应用示例16标准化的内容? 标准规定的内容:引脚定义(位置,
5、信号名,属性)交直流特性、时序电源机械连接17IBM-PC/XT 总线? IBM PC总线是 IBM PC/XT机上使用的8位系统总线? 有62条信号线,用双列插槽连接,分 A面(元件面)和 B面(焊接面)? 实际上是 8088 CPU核心电路总线的扩充和重新驱动? 与最大组态下的8088总线相似18PC总线分类信号说明总表DMA 计数器达到预置周期数,高有效B27T/CDMA 指示信号, 高有效,封锁I/O 地址码A11AENDMA 响应信号输出信号线B19, B17, B26, B15/DACK0/DACK3DMA 请求输入信号线B18, B6, B16DRQ1 DRQ3存储器写命令,输出
6、信号线,低电平有效B11/MEMW存储器读命令,输出信号线,低电平有效B12/MEMRI/O写命令,输出信号线,低电平有效B13/IOWI/O 读命令,输出信号线,低电平有效B14/IOR中断请求输入信号线B4 , B21B25IRQ2 IRQ7I/O通道准备好输入信号线,高电平有效A10I/O CH RDYI/O通道奇偶校验信号输入线,低电平有效A1/I/O CH CK地址锁存允许B28ALE数据线A2 A9D0 D7地址线A12 A31A0 A19系统总请求信号,用于使系统各部件复位B2RESET DRV系统时钟4.77 MHz占空比1:2B20CLK振荡器, 14.318 MHzB30O
7、SC名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页,共 31 页 - - - - - - - - - 419ISA (PC/AT) 总线? 工业标准总线 ;? 它向下兼容 PC/XT 总线(62芯插座)? 再扩充 36个信号的插座20PC104 总线概述(IEEE-P996.1 )? ISA(PC/AT ,IEEE-996) 标准的延伸? 专为嵌入式控制而定义的工业控制总线。信号定义基本一致电气和机械规范却完全不同,无背板优化的、小型、自我堆栈式结构小型化的尺寸( 3.6x3
8、.8inch 90 x96mm)21PC104 总线概述(IEEE-P996.1 )? PC/104 有两个版本, 8位和 16位? 分别与 PC和PC/AT 相对应。? PC/104PLUS 则与 PCI总线相对应22PC104 总线概述( IEEE-P996.1 )2324PC104? PC: 源于PC? 64+40=104名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页,共 31 页 - - - - - - - - - 525PCI总线的特点? 总线设备与CPU相对独立
9、PCI 可以支持各种不同型号的CPU,具有更长的生命周期。? 异步工作 读 PCI 总线上的设备:PCI 读数据到缓冲器,再由主板CPU读取 写 PCI 总线上的设备:CPU写数据到缓冲器,再由PCI 总线控制器将数据写入规定的设备。? 即插即用。 需要软件支持,分配地址,无须跳线,避免地址竞争。? 多主总线(最多可以支持10 个设备) PCI 总线设备均可提总线请求,PCI 管理器仲裁出一个主控设备。? 错误检测及报告 总线能够对地址及数据信号进行奇偶校验检测,并报告错误? 两种电压: 5 V 、 3.3 V26IBM 兼容计算机的 PCI 总线? PCI 总线不依赖具体CPU。? IBM-
10、PC 机中的PCI 与 CPU之间隔着北桥芯片, CPU通过北桥实施对PCI 的管理。? PCI 的总线时钟频率为33 MHz/66 MHz。? 64 位数据传送时,其数据传输速率可达66 MHz 8B 528 MB/s。? PCI 的插槽上,可以插上32 位的电路板( 卡 ) ,也可以插上64 位的电路板( 卡 ) ,两者兼容。27接口技术示例MCS-51 总线、 PC总线双向数据传送(能使用查询或中断方式)? 地址译码? 等待电路28数据接口D QCK OEQ DOE CK数据缓冲DIR OE74HC373锁存加三态门/IOR地址译码控制板选地址译码主机读端口开三态门主机写端口锁存去等待电
11、路单片机写端口锁存单片机读端口开三态门地址译码控制29板选地址译码主机地址译码P P=QQG74HC688P0 P=QP1P2P3P4P5P6P7Q0Q1Q2Q3Q4Q5Q6Q7 GAENA9A8A7A6A5A4A3VCCVCC板内译码缓冲使能 /OE等待电路30板内地址译码板内译码主机地址译码G1 /Y0G2A /Y1G2B /Y2A /Y3B /Y4C /Y5/Y6/Y7G1 /Y0G2A /Y1G2B /Y2A /Y3B /Y4C /Y5/Y6/Y7/IOW/IORA2A1A0VCC8个写地址,已于/IOW组合,在写周期中恰当时间发出负脉冲。必要的话可以加非门取反成正脉冲。8个读地址,已
12、于/IOR组合,在读周期中恰当时间发出负脉冲。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页,共 31 页 - - - - - - - - - 631等待电路原理SDD QCK /QCD板内译码Active Low&/IOW/IORI/O RDY+RESET DRVDDDDDDDCLRCLKVCC32写数据到对方时请求中断SDD QCK /QCDVCC写数据端口读数据同时清中断或单独清除中断中断请求至输出锁存VCC发送方查询输出缓冲器慢接收方查询数据就绪发送方状态口接收方状态
13、口33第三章ASIC 的CPLD 与VHDLPAL/GAL 通用可编程逻辑电路矩阵式组合逻辑宏单元 OLMC简单的编程CPLD复杂可编程逻辑阵列VHDL硬件描述语言34关于示例 GAL 程序? 符号“*”,“+”,“/ ”,“. ”,“ :” ,“=”? GAL的常用编程语言是 CUPL 或ABEL? 上例使用的是最原始的语言,相当于汇编? 一种原始的硬件描述语言 HDL? 使用文本编辑工具,输入源文件? 使用 FM.EXE(DOS 版本)可以简单地生成溶丝文件 (*.JED)? 编程器将 (*.JED) 固化到芯片中,装入电路板35示例程序:实现地址重映射的特殊译码电路36VHDL 概念19
14、80Very High Speed Integrated CircuitHardwareDescribeLanguage版本IEEE Version87 & 93ASIC概念Application Specific IC主要制造商、芯片系列、逻辑综合开发工具Xilinx ISEAlteraQuartus II(Maxplus II 上一代)Lucent 朗讯科技Cypress Lattice名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页,共 31 页 - - - - - -
15、- - - 737About Programmable LogicProgrammable Logic Arrays (PLAs) and PALs2值(真、假)逻辑,与或阵列,复杂逻辑电路的设计Programmable Logic Devices (PLDs)PLD? GAL ,若干块 GAL? 可编程开关互连? CPLDField Programmable Gate Arrays (FPGAs)现场可编程:甚至产品发送到最终用户后,利用开发工具,现场定义逻辑功能的能力。几千个宏单元,由可编程开关内部互联;每个宏单元是可编程的逻辑门;Truth Table is stored in a RA
16、M, called the Look-up Table (LUT)38PLDs and FPGAslarge memory and predefined function unitsDesign flexibilityup to 25 million gatesup to 10,000 gatesSizemuch slower than PLDspredictable timing, higher system clock frequencySpeedFPGAPLDs39基本设计技术流程相关的 VHDL 基本术语? Interfaces -i.e. ports (定义端口)? Behavior
17、 (行为描述)? Structure (结构描述)? Test Benches (测试)? Analysis, simulation(分析与仿真)? Synthesis (综合,如果成功,可下载到芯片)40Basic Design MethodologySimulateSynthesizeGate-levelModelSimulateTest BenchPlace & RouteRequirementsASIC or FPGATimingModelSimulateRTL Model41逻辑值系统IEEE STD1164 (1993)规定的信号类型说明分别为位变量 Bit ?STD_LOGIC位
18、向量 Bit Vectors?STD_LOGIC_VECTOR9值信号系统( Signal Values):0,1, X分别为逻辑0,1,不确定;Z高阻 (High Impedance);- 无关 (Dont Care);U未初试化 (Uninitialized);L, H分别为弱下拉 (Weak 0)和弱上拉 (Weak 1) 。42(Signal Value)信号值的写法位变量值用单引号;位向量( vector )的值用双引号例:信号赋值语句Y =1when STATE =“0101”else 0;名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - -
19、 - - - - - 名师精心整理 - - - - - - - 第 7 页,共 31 页 - - - - - - - - - 843简单程序的组成ENTITY mux ISEND muxARCHITECTUREbehavior OF mux ISBEGINEND behavior Din 4Sel2Dout444选1的具体电路 (不唯一 )45464选1的另外一种实现ARCHITECTRUEbehav_2 OF mux ISBEGINWITH sel SELECTDout = Din(3) WHEN “11”,Din(2) WHEN “10”,Din(1) WHEN “01”,Din(0) W
20、HEN “00”,X WHEN OTHERS;END behav_2;474选1的结构描述ARCHITECTRUEbehav_3 OF mux ISSIGNAL s0bar,s1bar :std_logic;- 内部信号BEGINs0bar = not(sel(0);sibar = not(sel(1);Dout =(Din(3) and sel(1) and sel(0) or(Din(2) and sel(1) and s0bar) or(Din(1) and s1bar and sel(0) or(Din(0) and s1bar and s0bar);END behav_3;48Con
21、currency in VHDL? 除非使用 Process 过程说明,所有语句是并发的;? 组合电路用并发方式描述比较方便;? 并发语句的赋值 (evaluate) 是在表达式中任意信号发生变化之时进行;? Process 只在指定的触发条件下执行。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页,共 31 页 - - - - - - - - - 9495051The Behavior Way by an Examplearchitecturebehav of reg4 is
22、beginprocess(d0, d1, d2, d3, en, clk)variablestored_d0, stored_d1, stored_d2, stored_d3 : bit;beginif en = 1 and clk = 1 thenstored_d0 := d0;stored_d1 := d1;stored_d2 := d2;stored_d3 := d3;end if ;q0 = stored_d0 after 5 ns;q1 = stored_d1 after 5 ns;q2 = stored_d2 after 5 ns;q3 = stored_d3 after 5 ns
23、;end process ;end behav;simulates real-world propagation delays.notice := syntaxused for equating valuesfrom signals.sensitivity list52SIGNAL 信号例? 格式信号名:数据类型约束条件 :=表达式? 例:? SIGNAL sys_clk: BIT :=0;? “:= ”后面的表达式是指定初值的;? 在执行语句中则使用代入符号“=”? 赋值与代入的区别:? 赋值是立即的(按数学上的变量理解)? PROCESS 中的信号代入直到PROCESS 的结尾处才有效53
24、一个典型的问题PROCESS(a,b,c)BEGINd=a;x=c xord;d=b;y=c xord;END PROCESS;问x,y的结果分别是?? 答案:? x = c b, y = c b? 因为 d被两次赋值,以最后为准,信号到END 位置才被代入? d=y=“11111110 ”;WHEN “001”=y=“11111101 ”;WHEN “010”=y=“11111011 ”;WHEN “011”=y=“11110111 ”;WHEN “100”=y=“11101111 ”;WHEN “101”=y=“11011111 ”;WHEN “110”=y=“10111111 ”;WHE
25、N “111”=y=“01111111 ”;WHEN OTHERS=y= “XXXXXXXX ”;END CASE;ELSEy=“11111111 ”;END IF;END PROCESS;END rtl;57并发 (concurrent) 描述语句? 代入(assignment) 语句代入语句在进程 (PROCESS) 内是顺序语句;在构造体内 (与PROCESS 并列 ),则是并发语句。? 进程PROCESS进程之间并发,进程内部的语句是顺序的;一进程通过信号量可以与其它进程通信;? 条件代入 (conditional signal assignment)? 选择信号代入 (selecti
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