cadence菜单(26页).doc
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1、-cadence菜单-第 26 页第一部分Concept HDL 第二部分 AllegroConcept HDL菜单栏文件、编辑、察看、器件、连线、文本、模块、组、显示、PSpice、工具、窗口、帮助1文件菜单原菜单中文菜单说明新建打开关闭保存另存为保存所有保存层转换恢复移动编辑页和符号下一层菜单见下表编辑层同上返回改变组件设置启动的工具察看搜索栈物理输出进行封装并输出物理输入从Allegro导入IFF输入导入IFF文件打印设置打印预览打印输出可输出原理图退出注:若菜单中的说明项为空,则表示不不需要说明或说明项与中文菜单相似。以下相同。下一页前一页转向加入新页下一层上一层2编辑菜单撤销重做移动
2、复制复制所有重复复制排列删除颜色分割镜像翻转旋转模块顺序画弧画圆3察看菜单放大矩形范围放大到满屏放大缩小按比例放大上移下移左移右移预览网格设定状态条错误信息条控制窗口数据栏工具栏4器件菜单添加器件替换器件改变版本可改变器件符号的显示类型修改部分可设置器件在封装中的位置交换针脚删除5连线菜单连线需要从一点画到另一点连线点击两点自动连线添加信号名添加总线名连结总线设定总线参数画点连线加粗连线减细设置连线的图案6文本菜单特性设置习惯设置器件赋值可对电阻电容等进行赋值理性文本设置端点的名称添加注释打开文本文档设置字体大小放大缩小交换重新连结特性显示下一层菜单如下显示名称显示值两样都显示不可见7模块菜单
3、添加重命名扩展连线连线添加针脚重命名针删除针脚移动针脚输入针脚输出针脚双向针脚8组菜单创建组下一层菜单在下表设定当前组显示组的内容移动复制复制全部设置复制个数设置文字大小改变注释删除设定颜色激活器件特性显示矩形框内创建为一组多边形框内创建为一组用表达式创建下一个在组中去除一个器件在组中添加一个器件替换改变显示版本删除修改显示名称显示值两样都显示不可见9显示菜单激活去激活联系显示信号名和文本与器件的连结关系颜色器件信息连结显示点的坐标点击一点显示目录显示距离点击两点,在下方状态栏显示显示历史信息设置快捷键显示修改信息显示线网信息点击线网显示端点针脚显示所有的针脚针脚名显示点击的器件的针脚名显示特
4、性显示所有器件的针脚信息返回显示字体尺寸在下方状态栏显示10Pspice菜单创建仿真文件编辑仿真文件删除仿真文件检查生成网表查看网表运行查看结果编辑模型编辑激励仿真多重文件模拟数据11工具菜单扩展设计取消扩展当前编辑全局查找查找某一个器件全局导航可查出某个器件属于哪个库限制管理器检查进行错误检查显示错误显示错误及告警信息运行script文件反标将封装后的信息标注在原理图仿真层次编辑生成符号图可用于层次设计封装应用程序下一层菜单如下表设计差别比较可将原理图的修改更新到板子设计联系习惯设置可编辑设计环境、快捷键等选项可设置栅格尺寸等材料清单电气规则检查生成网表报告12窗口菜单新开一个窗口刷新层叠将
5、多个窗口层叠摆放平铺将多个窗口平铺展开排列图标当前激活的窗口13帮助菜单帮助主题新增功能主要帮助常见问题及解决方法产品说明Cadence文件可链接到Cadence公司网站关于Concept-HDL显示版本信息第二部分Allegro菜单栏文件、编辑、察看、添加、显示、设置、逻辑、布局、布线、分析、制造、工具、帮助1. 文件菜单新建打开保存另存为导入导出查看日志打开日志打印设置打印改变编辑器生成说明文件退出2. 编辑菜单移动复制镜像旋转修改删除生成图形删除未连结的图形分割平面倒角修改器件边角删除倒角文本分组特性设定3查看菜单放大矩形范围放大至满屏放大缩小放大整个范围以一点为中心放大保存镜像文件镜像
6、文件恢复刷新习惯设置4添加菜单线弧形3点弧形圆四边形填充的四边形文本图形实心填充不填充交叉线网填充5显示菜单颜色设置显示颜色面板元件信息测量寄生参数特性设置激活去激活显示飞线不显示飞线6设置菜单画图尺寸画图选择文字大小网格设置子目录层结构过孔设置限制设置电气规则设定特性定义线网定义区域设定区域内可放置封装区域内不可放置封装封装高度区域内可布线区域内不可布线区域内不可设置过孔区域内不可设置探针区域内不可优化布线影像输出外框7逻辑菜单线网逻辑线网方案设置差分对标识直流线网设置RefDes自动命名RefDes改变器件终端设定重命名重命名整个设计重命名一个区域内元件重命名窗口内元件重命名列表中的元件8
7、布局菜单手工布局快速放置在CCT中布局自动布局交互式布局交换自动交换调整更新符号临时使用SPECCTRAQuest交换针脚交换功能交换元件可视布局参数设定布局布顶层元件布底层元件布设计中的元件布指定区域的元件布窗口中的元件布列表中的元件参数设定交换设计内容交换指定区域交换窗口内容交换列表内容参数设定调整整个设计调整指定区域调整窗口中内容调整列表内容器件符号9布线菜单连线倒角光滑边角在CCT中布线优化测试准备运行布线检查选择式布线自动布线交互编辑参数设定优化设计优化指定区域优化窗口优化激活内容优化列表内容自动设置生成测试点删除测试点交换测试点测试记录10分析菜单信号完整性、电磁干扰仿真初始化选择
8、库选择模型去除模型参数设定审查检测串扰设置电磁干扰规则初始化自动设置手工设置规则选择规则审查规则执行运行结果审查报告执行报告11制造菜单图样设置影像文件设定文件输出钻孔参数设定设置标识制造检查设置测试内容丝印层设置生成报告钻孔参数钻孔图例钻孔记录文件输出生成组装图生成材料清单参数设置设置字体类型测直线距离测角度生成详细说明13工具菜单创建模块焊盘编辑可进行有关焊盘的操作焊盘去除连结报告技术文件比较设置向导数据库检查更新DRCDRC为设计规则检查修改设计焊盘修改焊盘库替换焊盘组编辑刷新修改边界恢复恢复所有14帮助菜单帮助内容设计流程产品说明常见问题及其解答网络链接Allegro文档可链接到Cad
9、ence网站关于Allegro专家显示版本信息等放弃Protel转到Cadence下做PCB如何将手头的Protel设计移植到Cadence PCB设计软件中的问题。大致可分为两种:一是设计不很复杂,设计师只想借助Cadence CCT的强大自动布线功能完成布线工作;二是设计复杂,设计师需要借助信噪分析工具来对设计进行信噪仿真,设置线网的布线拓扑结构等工作。对于第一种情况,可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。对于第二种情况,要做的工作相对复杂一些,下面将这种转化的方法作一简单的介绍。Cadence信噪分析工具的分析对象是Cadence All
10、egro的brd文件,而Allegro可以读入合乎其要求的第三方网表,Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求,这样就可以将Protel文件注入Allegro。这里有两点请读者注意。首先,Allegro第三方网表在$PACKAGE段不允许有“。”;其次,在Protel中,我们用BasName0:N的形式表示总线,用BasNamex表示总线中的一根信号,Allegro第三方网表中总线中的一根信号的表示形式为Bas NameX,读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。Allegro在注入第三方网表时还需要每种类型器件的设备描
11、述文件Device.txt文件,它的格式如下:Package: package typeClass: classtypePincount: total pinnumberPinused: .其中常用的是PACKAGE,CLASS,PINCOUNT这几项。PACKAGE描述了器件的封装,但Allegro在注入网表时会用网表中的PACKAGE项而忽略设备描述文件中的这一项。CLASS确定器件的类型,以便信噪分折,Cadence将器件分为IC,IO,DISCRETE三类。PINCOUNT说明器件的管脚数目。对于大多数器件,Device.txt文件中包含有这三项就足够了.有了第三方网表和设备描述文件,
12、我们就可以将Protel中原理图设计以网表的形式代入到Cadence PCB设计软件中,接下来,设计师就可以借助Cadence PCB软件在高速高密度PCB设计方面的强大功能完成自己的设计。如果已经在Protel作了PCB布局的工作,Allegro的script功能可以将Protcl中的布局在Allegro中重现出来。在Protel中,设计师可以输出一个Place & Pick文件,这个文件中包含了每个器件的位置。旋转角度和放在PCB顶层还是底层等信息,可以通过这个文件很方便的生成一个Allegro的script文件,在Allegro中执行这个script就能够重现Protel中的布局了,下面
13、给出了完成Place & Pick文件到Allegro Script文件转化的C代码,笔者使用这段代码,仅用了数分钟就将一个用户有800多个器件的PCB板布局在Allegro重现出来。FILE *fp1, *fp2;:AfxMessageBox(hello);fp1=fopen(pick.txt, rt);if (fp1=NULL) :AfxMessageBox(Can not open the file!);fp2=fopen(place.txt,wt);if (fp2=NULL) :AfxMessageBox(Can not create the file!);char refdes5,
14、Pattern5;float midx,midy,refx,refy,padx,pady,rotation;char tb1;char tmp=;fprintf(fp2,%s , # Allegro script);fprintf(fp2,%s , version 13.6);fprintf(fp2,%s , place refdes);while (!feof(fp1)fscanf(fp1,%s, refdes);fscanf(fp1,%s, Pattern);fscanf(fp1,%f, &midx);fscanf(fp1,%f, &midy);fscanf(fp1,%f, &refx);
15、fscanf(fp1,%f, &refy);fscanf(fp1,%f, &padx);fscanf(fp1,%f, &pady);fscanf(fp1,%s, tb);fscanf(fp1,%f, &rotation);fprintf(fp2, fillin %c%s%c ,tmp,refdes,tmp);if (rotation!=0)fprintf(fp2, rotate );fprintf(fp2, iangle %f , rotation);char yy=tb0;if (yy!=T) fprintf(fp2, pop mirror );fprintf(fp2, pick %f %f
16、 , padx,pady);fprintf(fp2, next );fprintf(fp2, done);fclose(fp1);fclose(fp2);以上简单介绍了Protel到 SPB152转化的方法,希望能对读者的设计工作有所帮助。Protel 原理图/PCB到Cadence的数据转换如何将现有的基于Protel平台的设计数据转化到 Cadence平台上来一直是处于平台转化期的设计者所面临的难题1 使用的工具a) Protel DXP SP4b) Cadence Design Systems, Inc. Capture CISc) Cadence Design Systems, Inc
17、. Orcad Layoutd) Cadence Design Systems, Inc. Layout2allegroe) Cadence Design Systems, Inc. Allegrof) Cadence Design Systems, Inc. Specctra2 Protel 原理图到Cadence Design Systems, Inc. Capture CIS在Protel原理图的转化上我们可以利用Protel DXP SP2的新功能来实现。通过这一功能我们可以直接将Protel的原理图转化到Capture CIS中。 这里,我们仅提出几点通过实践总结出来的注意事项。1)
18、 Protel DXP在输出Capture DSN文件的时候,没有输出封装信息,在Capture中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息,这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与Protel PCB设计中的封装一致性,以及Cadence在封装命名上的限制。例如一个电阻,在Protel中的封装为AXIAL0.4,在后面介绍的封装库的转化中,将被修改为AXIAL04,这是由于Cadence不允许封装名中出现“.”;再比如DB9接插件的封装在Protel中为DB9RA/F,将会被改为DB9RAF。因此我们在Capture中
19、给元件添加封装信息时,要考虑到这些命名的改变。2) 一些器件的隐藏管脚或管脚号在转化过程中会丢失,需要在Capture中使用库编辑的方法添加上来。通常易丢失管脚号的器件是电阻电容等离散器件。3) 在层次化设计中,模块之间连接的总线需要在Capture中命名。即使在Protel中已经在父设计中对这样的总线命名了,还是要在Capture中重新来过,以确保连接。4) 对于一个封装中有多个部分的器件,要注意修改其位号。例如一个74ls00,在protel中使用其中的两个门,位号为U8A,U8B。这样的信息在转化中会丢失,需要重新添加。基本上注意到上述几点,借助Protel DXP,我们就可以将Prot
20、el的原理图转化到Capture中。进一步推广,这也为现有的Protel原理图符号库转化到Capture提供了一个途径。3 Protel 封装库的转化长期使用Protel作PCB设计,我们总会积累一个庞大的经过实践检验的Protel封装库,当设计平台转换时,如何保留这个封装库总是令人头痛。这里,我们将使用Orcad Layout,和免费的Cadence工具Layout2allegro来完成这项工作a) 在Protel中将PCB封装放置到一张空的PCB中,并将这个PCB文件用Protel PCB 2.8 ASCII的格式输出出来;b) 使用Orcad Layout导入这个Protel PCB 2
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