PCB EMI设计规范.doc
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1、PCB EMI设计规范PCB EMI设计规范(转载)九务冲 发表于 8/5/2003 7:07:18 PM PCB 技术 返回版面 1 IC的电源处理1.1)保证每个IC的电源PIN都有一个0.1UF的去耦电容,对于BGA CHIP,要求在BGA的四角分别有0.1UF、0.01UF的电容共8个。对走线的电源尤其要注意加滤波电容,如VTT等。这不仅对稳定性有影响,对EMI也有很大的影响。2 时钟线的处理2.1)建议先走时钟线。2.2)频率大于等于66M的时钟线,每条过孔数不要超过2个,平均不得超过1.5个。2.3)频率小于66M的时钟线,每条过孔数不要超过3个,平均不得超过2.5个2.4)长度超
2、过12inch的时钟线,如果频率大于20M,过孔数不得超过2个。2.5)如果时钟线有过孔,在过孔的相邻位置,在第二层(地层)和第三层(电源层)之间加一个旁路电容、如图2.5-1所示,以确保时钟线换层后,参考层(相邻层)的高频电流的回路连续。旁路电容所在的电源层必须是过孔穿过的电源层,并尽可能地靠近过孔,旁路电容与过孔的间距最大不超过300MIL。图2.5-1过孔处的旁路电容2.6)所有时钟线原则上不可以穿岛。下面列举了穿岛的四种情形。2.6.1) 跨岛出现在电源岛与电源岛之间。此时时钟线在第四层的背面走线,第三层(电源层)有两个电源岛,且第四层的走线必须跨过这两个岛,如图2.6-1所示。2.6
3、.2) 跨岛出现在电源岛与地岛之间。此时时钟线在第四层的背面走线,第三层(电源层)的一个电源岛中间有一块地岛,且第四层的走线必须跨过这两个岛。如图2.6-2所示。2.6.3) 跨岛出现在地岛与地层之间。此时时钟线在第一层走线,第二层(地层)的中间有一块地岛,且第一层的走线必须跨过地岛,相当于地线被中断。如图2.6-3所示。2.6.4) 时钟线下面没有铺铜。若条件限制实在做不到不穿岛,保证频率大于等于66M的时钟线不穿岛,频率小于66M的时钟线若穿岛,必须加一个去耦电容形成镜像通路。以图6.1为例,在两个电源岛之间并靠近跨岛的时钟线,放置一个0.1UF的电容。2.7)当面临两个过孔和一次穿岛的取
4、舍时,选一次穿岛。2.8)时钟线要远离I/O一侧板边500MIL以上,并且不要和I/O线并行走,若实在做不到,时钟线与I/O口线间距要大于50MIL。2.9)时钟线走在第四层时,时钟线的参考层(电源平面)应尽量为时钟供电的那个电源面上,以其他电源面为参考的时钟越少越好,另外,频率大于等于66M的时钟线参考电源面必须为3.3V电源平面。2.10)时钟线打线时线间距要大于25MIL。2.11)时钟线打线时进去的线和出去的线应该尽量远。尽量避免类似图A和图C所示的打线方式,采用类似图B和图D的打线方式,若时钟线需换层,避免采用图E的打线方式,采用图F的打线方式。2.12) 时钟线连接BGA等器件时,
5、若时钟线换层,尽量避免采用图G的走线形式,过孔不要在BGA下面走,最好采用图H的走线形式。2.13) 注意各个时钟信号,不要忽略任何一个时钟,包括AUDIO CODEC的AC_BITCLK,尤其注意的是FS3-FS0,虽然说从名称上看不是时钟,但实际上跑的是时钟,要加以注意。2.14) Clock Chip上拉下拉电阻尽量靠近Clock Chip。3. I/O口的处理3.1) 各I/O口包括PS/2、USB、LPT、COM、SPEAK OUT、 GAME分成一块地,最左与最右与数字地相连,宽度不小于200MIL或三个过孔,其他地方不要与数字地相连。32)若COM2口是插针式的,尽可能靠近I/O
6、地。33)I/O电路EMI器件尽量靠近I/O SHIELD。34)I/O口处电源层与地层单独划岛,且Bottom和TOP层都要铺地,不许信号穿岛(信号线直接拉出PORT,不在I/O PORT中长距离走线)。图3.1给出了I/O口处理的参考示意图。4. 几点说明对EMI设计规范,设计工程师要严格遵守,EMI工程师有检查的权力,违背EMI设计规范而导至EMI测试FAIL,责任由设计工程师承担。EMI工程师对设计规范负责,对严格遵守EMI设计规范,但仍然EMI测试FAIL,EMI工程师有责任给出解决方案,并总结到EMI设计规范中来。EMI工程师对每一个外设口的EMI测试负有责任,不可漏测。每个设计工
7、程师有对该设计规范作修改的建议权和质疑的权力。EMI工程师有责任回答质疑,对工程师的建议通过实验后证实后加入设计规范。EMI工程师有责任降低EMI设计的成本,减少磁珠的使用个数。技术文章PCB Layout中的走线策略电路设计www.PCBT 2003-5-11 中国PCB技术网布线(Layout)是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略。主要从直角走线,差分走线,蛇形线
8、等三个方面来阐述。1 直角走线直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续。其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况。直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI。传输线的直角带来的寄生电容可以由下面这个经验公式来计算:C=61W(Er)size=11/2/size/Z0 在上式中,C就是指拐角的等效电容(单位:pF),W指
9、走线的宽度(单位:inch),r指介质的介电常数,Z0就是传输线的特征阻抗。举个例子,对于一个4Mils的50欧姆传输线(r为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出,直角走线带来的电容效应是极其微小的。由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化
10、在7%-20%之间,因而反射系数最大为0.1左右。而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差。总的说来,直角走线并不是想象中的那么可怕。至少在
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