AlteraFPGA和Xilinx-FPGA-引脚功能详解解读.pdf
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1、 引脚功能详细介绍 注:技术交流用,希望对大家有所帮助。IO_LXXY_#用户 IO 引脚 XX 代表某个 Bank 内唯一的一对引脚,Y=P|N代表对上升沿还是下降沿敏感,#代表 bank 号 2.IO_LXXY_ZZZ_#多功能引脚 ZZZ 代表在用户 IO 的基本上添加一个或多个以下功能。Dn:I/O(在readback 期间),在selectMAP 或者BPI 模式下,D15:0配置为数据口。在从 SelectMAP 读反馈期间,如果 RDWR_B=1,则这些引脚变成输出口。配置完成后,这些引脚又作为普通用户引脚。D0_DIN_MISO_MISO1:I,在并口模式(SelectMAP/
2、BPI)下,D0是数据的最低位,在 Bit-serial 模式下,DIN 是信号数据的输入;在 SPI 模式下,MISO 是主输入或者从输出;在 SPI*2 或者 SPI*4 模式下,MISO1 是 SPI 总线的第二位。D1_MISO2,D2_MISO3:I,在并口模式下,D1 和 D2 是数据总线的低位;在 SPI*4 模式下,MISO2 和 MISO3 是 SPI 总线的 MSBs。An:O,A25:0为 BPI 模式的地址位。配置完成后,变为用户 I/O口。AWAKE:O,电源保存挂起模式的状态输出引脚。SUSPEND 是一个专用引脚,AWAKE 是一个多功能引脚。除非 SUSPEND
3、 模式被使能,AWAKE被用作用户 I/O。MOSI_CSI_B_MISO0:I/O,在 SPI 模式下,主输出或者从输入;在 SelectMAP 模式下,CSI_B 是一个低电平有效的片选信号;在 SPI*2或者 SPI*4 的模式下,MISO0 是 SPI 总线的第一位数据。FCS_B:O,BPI flash 的片选信号。FOE_B:O,BPI flash 的输出使能信号 FWE_B:O,BPI flash 的写使用信号 LDC:O,BPI 模式配置期间为低电平 HDC:O,BPI 模式配置期间为高电平 CSO_B:O,在并口模式下,工具链片选信号。在 SPI 模式下,为SPI flsah
4、 片选信号。IRDY1/2,TRDY1/2:O,在 PCI 设计中,以 LogiCORE IP 方式使用。DOUT_BUSY:O,在 SelectMAP 模式下,BUSY 表示设备状态;在位串口模式下,DOUT 提供配置数据流。RDWR_B_VREF:I,在 SelectMAP 模式下,这是一个低电平有效的写使能信号;配置完成后,如果需要,可以在 BANK2 中做为 Vref。HSWAPEN:I,在配置之后和配置过程中,低电平使用上拉。INIT_B:双向,开漏,低电平表示配置内存已经被清理;保持低电平,配置被延迟;在配置过程中,低电平表示配置数据错误已经发生;配置完成后,可以用来指示 POST
5、_CRC 状态。SCPn:I,挂起控制引脚 SCP7:0,用于挂起多引脚唤醒特性。CMPMOSI,CMPMISO,CMPCLK:N/A,保留。M0,M1:I,配置模式选择。M0=并口(0)或者串口(1),M1=主 机(0)或者从机(1)。CCLK:I/O,配置时钟,主模式下输出,从模式下输入。USERCCLK:I,主模式下,可行用户配置时钟。GCLK:I,这些引脚连接到全局时钟缓存器,在不需要时钟的时候,这些引脚可以作为常规用户引脚。VREF_#:N/A,这些是输入临界电压引脚。当外部的临界电压不必要时,他可以作为普通引脚。当做作 bank 内参考电压时,所有的 VRef都必须被接上。3.多功
6、能内存控制引脚 M#DQn:I/O,bank#内存控制数据线 D15:0 M#LDQS:I/O,bank#内存控制器低数据选通脚 M#LDQSN:I/O,bank#中内存控制器低数据选通 N M#UDQS:I/O,bank#内存控制器高数据选通脚 M#UDQSN:I/O,bank#内存控制器高数据选通 N M#An:O,bank#内存控制器地址线 A14:0 M#BAn:O,bank#内存控制 bank 地址 BA2:0 M#LDM:O,bank#内存控制器低位掩码 M#UDM:O,bank#内存控制器高位掩码 M#CLK:O,bank#内存控制器时钟 M#CLKN:O,bank#内存控制器时
7、钟,低电平有效 M#CASN:O,bank#内存控制器低电平有效行地址选通 M#RASN:O,bank#内存控制器低电平有效列地址选通 M#ODT:O,bank#内存控制器外部内存的终端信号控制 M#WE:O,bank#内存控制器写使能 M#CKE:O,bank#内存控制器时钟使能 M#RESET:O,bank#内存控制器复位 4.专用引脚 DONE_2:I/O,DONE 是一个可选的带有内部上拉电阻的双向信号。作为输出,这个引脚说明配置过程已经完成;作为输入,配置为低电平可以延迟启动。PROGRAM_B_2:I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。SUSPEND:I,电源保护
8、挂起模式的高电平有效控制输入引脚。SUSPEND 是一个专用引脚,而 AWAKE 是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用,这个引脚接地。TCK:I,JTAG 边界扫描时钟。TDI:I,JTAG 边界扫描数据输入。TDO:O,JTAG 边界扫描数据输出。TMS:I,JTAG 边界扫描模式选择 5.保留引脚 NC:N/A,CMPCS_B_2:I,保留,不接或者连 VCCO_2 6.其它 GND:VBATT:RAM 内存备份电源。一旦 VCCAUX 应用了,VBATT 可以不接;如果 KEY RAM 没有使用,推荐把 VBATT 接到 VCCAUX 或者 GND,也可以不接。VC
9、CAUX:辅助电路电源引脚 VCCINT:内部核心逻辑电源引脚 VCCO_#:输出驱动电源引脚 VFS:I,(LX45 不可用)编程时,key EFUSE 电源供电引脚。当不编程时,这个引脚的电压应该限制在 GND 到 3.45V;当不使用 key EFUSE 时,推荐把该引脚连接到 VCCAUX 或者 GND,悬空也可以。RFUSE:I,(LX45 不可用)编程时,key EFUSE 接地引脚。当不编程时或者不使用key EFUSE时,推荐把该引脚连接到VCCAUX或者GND,然而,也可以悬空。7.GTP 引脚 MGTAVCC:收发器混合信号电路电源引脚 MGTAVTTTX,MGTAVTTR
10、X:发送,接收电路电源引脚 MGTAVTTRCAL:电阻校正电路电源引脚 MGTAVCCPLL0,MGTAVCCPLL1:锁相环电源引脚 MGTREFCLK0/1P,MGTREFCLK0/1N:差分时钟正负引脚 MGTRREF:内部校准终端的精密参考电阻引脚 MGTRXP1:0,MGTRXN1:0:差分接收端口 MGTTXP1:0,MGTTXN1:0:差分发送端口 1.Spartan-6 系列封装概述 Spartan-6 系列具有低成本、省空间的封装形式,能使用户引脚密度最大化。所有 Spartan-6 LX 器件之间的引脚分配是兼容的,所有 Spartan-6 LXT 器件之间的引脚分配是兼
11、容的,但是 Spartan-6 LX和 Spartan-6 LXT 器件之间的引脚分配是不兼容的。表格 1Spartan-6 系列 FPGA 封装 2.Spartan-6 系列引脚分配及功能详述 Spartan-6 系列有自己的专用引脚,这些引脚是不能作为Select IO 使用的,这些专用引脚包括:专用配置引脚,表格 2 所示 GTP 高速串行收发器引脚,表格 3 所示 表格 2Spartan-6 FPGA 专用配置引脚 注意:只有 LX75,LX75T,LX100,LX100T,LX150,and LX150T 器件才有 VFS、VBATT、RFUSE 引脚。表格 3Spartan-6 器
12、件 GTP 通道数目 注意:LX75T 在 FG(G)484 和 CS(G)484 中封装 4 个 GTP通道,而在 FG(G)676 中封装了 8 个 GTP 通道;LX100T 在 FG(G)484 和 CS(G)484 中封装 4 个 GTP 通道,而在 FG(G)676 和 FG(G)900 中封装了 8 个 GTP 通道。如表 4,每一种型号、每一种封装的器件的可用 IO 引脚数目不尽相同,例如对于 LX4 TQG144 器件,它总共有引脚 144 个,其中可作为单端 IO 引脚使用的 IO 个数为 102 个,这 102 个单端引脚可作为 51 对差分 IO 使用,另外的 32 个
13、引脚为电源或特殊功能如配置引脚。表格 4Spartan6 系列各型号封装可用的 IO 资源汇总 表示是差分引脚的P还是N引脚 Multi-Function Pins IO_LXXY_ZZZ_#Zzz代表该引脚除IO功能之外的其他功能,Dn Input/Output(during readback)在 SelectMAP/BPI 模式中,D0D15 是用于配置操作的数据引脚,在从 SelectMAP 的回读阶段,当 RDWR_B 为低电平时,Dn 为输出引脚,在配置过程结束后,该引脚可作为通用 IO 口使用 D0_DIN_MISO_MISO1 Input 在 Bit-serial 模式中,DIN
14、是惟一的数据输入引脚;在 SPI 模式中,MISO 是主输入从输出引脚;在 SPI x2 or x4 模式中,MISO1 是SPI总线的第二根数据线;D1_MISO2,D2_MISO3 Input 在 SelectMAP/BPI 模式中,D1、D2 是配置数据线的低 2bit;在 SPIx4 模式中,MISO2 和MISO3 是SPI总线的数据线的高2bit An Output 在 BPI 模式中 A0A25 是输出地址线,配置完成后,它们可作为普通 IO 使用 AWAKE Output 挂起模式中的状态输出引脚,如果没有使能挂起模式,该引脚可作为普通 IO 引脚 MOSI_CSI_B_MIS
15、O0 Input/Output 在SPI 配置模式中的主输出从输入引脚;在SelectMAP 模式中,CSI_B是低有效的 Flash 片选信号;在 SPI x2 or x4 模式中,这是最低数据线 FCS_B Output 在 BPI 模式中,BPI flash的片选信号 FOE_B Output 在 BPI 模式中,BPI flash的输出使能 FWE_B Output 在 BPI 模式中,BPI flash 写使能 LDC Output 在 BPI 模式中,在配置阶段LDC 保持低电平 HDC Output 在 BPI 模式中,在配置阶段HDC 保持低电平 CSO_B Output 在
16、SelectMAP/BPI 模式中,菊花链片选信号;在 SPI 模式中,是 SPI Flash的片选信号;IRDY1/2,TRDY1/2 Output 使用 PCI 的 IP Core 时,它们作为 IRDY 和 TRDY 信号 DOUT_BUSY Output 在 SelectMAP 模式中,BUSY表示设备状态;在Bit-serial 模式中,DOUT输出数据给菊花链下游的设备 RDWR_B_VREF Input 在 SelectMAP 模式中,RDWR_B 是低有效的写使能信号;配置完成后,可当做普通IO 使用 HSWAPEN Input 当是低电平时,在配置之前 将所有 IO 上拉 I
17、NIT_B Bidirectional(open-drain)低电平表示配置存储器是空的;当被拉低时,配置将被延时;如果在配置过程中变低,表示在配置过程中出现了错误;当配置结束后,这个引脚表示POST_CRC 错误;SCPn Input SCP0-SCP7 是挂起控制引脚 CMPMOSI,CMPMISO,CMPCLK N/A 保留为将来使用,可用作普通 IO M0,M1 Input 配置模式,M0=0 表示并行配置模式,M0=1 表示串行配置模式;M1=0 表示主模式,M1=1 表示从模式 CCLK Input/Output 配置时钟,主模式下是输出时钟,从模式下是输入时钟 USERCCLK
18、Input 主模式下可选的的用户输入配置时钟 GCLK Input 全局时钟引脚,它们可当做 普通 IO 使用 VREF_#N/A 参考门限时钟引脚,当不用时可作为普通 IO 使用 Multi-Function Memory Controller Pins M#DQn Input/Output#Bank 的存储控制器数据线 M#LDQS Input/Output#Bank 的存储控制器数据使能引脚 M#LDQSN Input/Output#Bank 的存储控制器数据使能引脚 N M#UDQS Input/Output#Bank 的存储控制器高位数据使能 M#UDQSN Input/Output
19、#Bank 的存储控制器高位数据使能 N M#An Output#Bank 的存储控制器地址线A0:14 M#BAn Output#Bank 的存储控制器块地址线 BA0:2 M#LDM Output#Bank 的存储控制器低数据 屏蔽 M#UDM Output#Bank 的存储控制器高数据屏蔽 M#CLK Output#Bank 的存储控制器时钟 M#CLKN Output#Bank 的存储控制器时钟 N M#CASN Output#Bank 的存储控制器列地址使能 M#RASN Output#Bank 的存储控制器行地址使能 M#ODT Output#Bank 的存储控制器终端电阻控制 M
20、#WE Output#Bank 的存储控制器写使能 M#CKE Output#Bank 的存储控制器时钟使能 M#RESET Output#Bank 的存储控制器复位 Dedicated Pins DONE_2 Input/Output 带可选上拉电阻的双向信号,作为输出,它代表配置过程的完成;作为输入,拉低可用来 延迟启动 PROGRAM_B_2 Input 异步复位配置逻辑 SUSPEND Input 高电平使芯片进入挂起模式 TCK Input JTAG 边界扫描时钟 TDI Input JTAG 边界扫描数据输入 TDO Output JTAG 边界扫描数据输出 TMS Input J
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- AlteraFPGA Xilinx FPGA 引脚 功能 详解 解读
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