时序约束学习.pptx
《时序约束学习.pptx》由会员分享,可在线阅读,更多相关《时序约束学习.pptx(48页珍藏版)》请在得力文库 - 分享文档赚钱的网站上搜索。
1、1 约束的分类时序约束:规范设计的时序行为,表达设计者期望满足的时序要求,指导综合和布局布线阶段的优化算法等。区域与位置约束:用于指定芯片I/O管脚位置以及指导实现工具在芯片指定的物理区域进行布局布线。其它约束:泛指目标芯片型号、电气特性等约束属性。第1页/共48页2 时序约束与时序分析基础 时序约束的概念:时序约束主要包括周期约束(FFS到FFS,即触发器到触发器)和偏移约束(IPAD到FFS、FFS到OPAD)以及静态路径约束(IPAD到OPAD)等3种。附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步
2、元件进行分组,对分组附加周期约束,然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束快、慢速例外路径和多周期路径,以及其他特殊路径。第2页/共48页时序约束的基本作用提高设计的工作频率:通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。获得正确的时序分析报告:FPGA设计平台都包含静态时序分析工具,利用这类工具可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估。指定FPGA/CPLD引脚位置与电气标准 1 可编程特性使电路板设计加工和FPGA设
3、计可以同时进行,而不必等FPGA引脚位置完全确定,从而节省了系统开发时间 2 通过约束还可以指定IO引脚所支持的接口标准和其他电气特性 第3页/共48页时序约束路径时序约束主要围绕4种时序路径来进行设置:从输入端口到寄存器从寄存器到寄存器从寄存器到输出从输入到输出的纯组合逻辑。1、时钟定义主要对时钟的周期、占空比、抖动和延迟进行描述。2、输入延迟的设定这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟,使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称:inputdelay。第4页/共48页约束条件的影响主要有4个因素:外部芯片的Tco
4、,电路板上信号延迟Tpd,FPGA的Tsu,时钟延迟Tclk.Tco 的参数通常需要查外部芯片的数据手册。计算公式:inputdelay=Tco+Tpd+Tsu-Tclk.FPGA的Tsu也需要查FPGA芯片的手册。FPGA速度等级不同,这个参数也不同。Tpd和Tclk需要根据电路板实际的参数来计算。通常,每10cm的线长可以按照1ns来计算.例如:系统时钟100MHz,电路板上最大延迟2ns,时钟最大延迟1.7ns,Tco3ns,FPGA的Tsu为0.2ns.那么输入延迟的值:maxInputdelay=2+3+0.2-1.7=3.5ns.这个参数的含义是指让FPGA的设计工具把FPGA的输
5、入端口到第一级寄存器之间的路径延迟(包括门延迟和线延迟)控制在10ns-3.5ns=6.5ns以内。第5页/共48页3、输出延迟的设定这种路径的约束是为了让FPGA设计工具能够优化FPGA内部从最后一级寄存器到输出端口的路径,确保其输出的信号能够被下一级芯片正确的采到。约束名称:outputdelay约束条件的影响主要有3个因素:外部芯片的Tsu,电路板上信号延迟Tpd,时钟延迟Tclk.Tsu 的参数通常需要查外部芯片的数据手册。计算公式:outputdelay=Tsu+Tpd-Tclk.例如:系统时钟100MHz,电路板上最大延迟2ns,时钟最大延迟1.7ns,Tsu1ns,输出延迟的值:
6、maxoutputdelay=1+2-1.7=1.3ns.这个参数的含义是指让FPGA的设计工具把最后一级寄存器到输出端口之间的路径延迟(包括门延迟和线延迟)控制在10ns-1.3ns=8.7ns以内。第6页/共48页4、寄存器到寄存器延迟的设定这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径,使其延迟时间必须小于时钟周期,这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA内部,通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法,还可以采用对寄存器的输入和寄存器的输出加入适当的约束,来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可
7、以通过设定最大扇出数来迫使工具对其进行逻辑复制,减少扇出数量,提高性能。5、输入端口到输出端口这种路径是指组合逻辑的延迟,指信号从输入到输出没有经过任何寄存器。给这种路径加约束条件,需要虚拟一个时钟,然后通过约束来指定哪些路径是要受该虚拟时钟的约束。第7页/共48页设计中常用的时序概念周期最大时钟频率时钟建立时间时钟保持时间时钟到输出延时管脚到管脚延时Slach时钟偏斜第8页/共48页周期与最大时钟频率Fmax:所设计系统的稳定情况下的最高时钟频率,他是时序分析中最重要的指标,综合表现所设计时序的性能TCLK=TCKO+TLOGIC+TNET+TSETUP TCLK_SKEWTCLK_SKEW
8、=TCD2TCD1其中TCKO为寄存器固有的时钟输出延迟,TLOGIC为同步元件之间的组合逻辑延迟,TNET为网线延迟,TSETUP寄存器固有的建立时间,TCLK_SKEW为时钟偏斜Fmax=1/TCLK第9页/共48页建立时间(Tsu)时钟建立时间就是指时钟到达前,数据和使能已经准备好的最小时间间隔tsu=DataDelayClockDelay+MicrotsuMicrotsu指的是一个触发器内部的建立时间,它是触发器的固有属性,一般典型值小于1ns第10页/共48页时钟保持时间时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间Th=ClockDelayDataDelay
9、+MicroTh其中MicroTh是指寄存器内部的固有保持时间,同样是寄存器的一个固有参数,典型值小于12ns 第11页/共48页时钟到输出延时从时钟信号有效沿到数据有效的时间间隔。tcoClockDelay+Microtco+DataDelayMicortco也是一个寄存器的固有属性,指的是寄存器相应时钟有效沿,将数据送到输出端口的内部时间参数第12页/共48页管脚到管脚延时tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时.特别需要说明的是,要求输入到输出之间只有组合逻辑,才是tpd延时由于CPLD的布线矩阵长度固定,所以常用最大管脚到管脚延时标准CPLD的速度等级。第13页/共48
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 时序 约束 学习
限制150内