Intel晶元制造工艺.pdf
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1、K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 1 Intel 65nm 工艺实现与 45nm 工艺预览 作者 濮元恺 2006 年 8 月 一,工艺的提升带来了什么 那些说摩尔定律“脑死亡”的人应该清醒的了,虽然我自己也曾对摩尔定律的未来抱有很大的怀疑和迷茫,但Intel 正用实际行动一次次证明自己。high-k 方面的突破,应变硅技术上升级,晶体管结构上的创新一个个激动人心的技术,印证了 Intel 在半导体制造技术的足迹。下面将结合最近收集到的材料,和大家一起了解 Intel 的 65nm 与未来的 45nm 工艺。文中出现的技术词汇不单独注解,而是在原文里整体说明,希望本文能
2、给硬件技术爱好者在晋级道路上提供一些帮助。1,Intel 的全盘计划 1.jpg 这张图片就是 Intel 的 CPU 整体计划,它是一项粗略的计划。P1262 是我们熟悉的采用 90nm 制造的 Pentium 4 处理器,第一批产品在 2003 年末出厂,典型代表是 Pentium 4 Prescott。P1262 延续了上一代 Pentium 4 的 NetBrust(网络爆发)架构,在频率方面疯狂飙升,而且 90nm 工艺内有一些问题没有很好地解决。P1262 计划预期达到的频率是 4.0GHz,实际最后一款产品止步于 3.8 GHz。K2MG-E专业技术人员绩效管理与业务能力提升练习
3、与答案 2 P1264 是我们正在经历的时代,周期同样是 2 年。我们熟悉的产品是 Core 微架构的 Conroe 处理器,采用 65nm 工艺制造,功耗控制表现优秀,性能强大。P1266 是未来 45nm 工艺制造的处理器,它将从 2007 年持续到 2009 年,产品的名称和型号我们还不知。然后由 32nm 工艺的P1268 接替它继续实现摩尔定律。P1264 和 P1266 正是我们下面要说明的计划,因为它们使用了 65nm 与 45nm 工艺,这两款工艺的实现对 Intel 非常重要,Intel借助它们证实了自己在芯片制造界的领先地位,同时成功地延续着摩尔定律,也同时突破了很多技术壁
4、垒。2.新工艺带来了什么 a、更高的性能 我们在这里说的 65nm、45nm 是指每一个晶体管的大小,晶体管越小,单个芯片能容纳的晶体管也越多,性能由此得到提升。集成度是衡量一个芯片性能的重要标志,如果业界不引入新的技术,制造出更高集成度的 CPU 芯片将成为一项不可能完成的任务。因为芯片的晶体管数量越多,CPU 芯片的尺寸变得越来越大,无论对制造成本、散热还是提高运行速度都相当不利,提升制造工艺成为业界共同的选择。反过来,采用先进的制造技术往往能让芯片拥有更出色的表现,从而在激烈的竞争中获得领先优势。在过去几十年间,Intel 始终牢牢把握着这一项优势,几乎每年它们都投入巨资建设或升级自己的
5、十几家芯片制造工厂,无论是在 0.25um、0.18um、0.13um 还是 90nm、65nm 工艺,它都比对手领先一步。为了获得更高的性能,芯片内容纳的晶体管数会变得越来越多。对 CPU 而言,便是运算核心的增强和缓存单元的增大。第一代 Willamette 核心的 Pentium 4 只有 4200 万个晶体管,而 3.46 GHz 的 Pentium EE 955 处理器达到了 3 亿 7600 万,这一数字还在被不断刷新。CPU 中还有一个重要的部分是缓存,它有静态 SRAM 构成。(如图)2.jpg K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 3 SRAM 的每一个比
6、特位需要占用 6 个晶体管(如图),存储密度很低,1MB 容量的二级缓存就需要占用 5000 万个晶体管,这是一个相当惊人的数字。目前在 CPU 的逻辑分布中,二级缓存占据的硅芯片面积甚至大于运算核心。这也促进了新工艺的导入速度。b、更低的功耗与更高的工作频率 对半导体芯片来说,新工艺往往可以带来运算性能和电气性能双方面的改进。一个非常简单的事实就是,同样的半导体芯片,若用先进工艺制造往往可以带来功耗的明显降低,而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级,这在过去的实践中也得到极好的例证。AMD 的 Athlon XP 就是因为工艺的一再升级,工作频率得到不断的提升,使其市场生
7、命力长达5年之久,创下单个 CPU 架构的新纪录。另一方面,低功耗可以让 PC 更节能,对散热设计不会带来什么压力,安静、低噪音运行可以得到充分保障。反之,若半导体芯片功耗太高,不可避免将出现运行过程中高热、高噪音的状况,用户对此向来是深恶痛绝。不过,在从 0.13um 到 90nm 的工艺升级中这一点体现的不明显。大家可以看到,90nm 工艺的 Prescott 比之前的 Pentium 4 在功耗上高出一大截,这主要是由于 CPU 设计方案发生改变所致。另一方面,90nm 工艺所产生的晶体管漏电问题一直没有得到应有的解决,芯片功耗降低的效应体现得并不明显。同样,AMD 也碰到了类似的情况,
8、90nm 工艺制造的 Athlon 64 新品在功耗方面与同频率、0.13um 工艺的产品相当,晶体管漏电问题同样是罪魁祸首,关于这个问题我们会在下文中进行深入的探讨。c、相关知识铺垫 首先要给大家说的现代 CPU 的基本构造,这样后面的东西才能易理解。如今的 CPU 工艺,简单的来说,是在硅材料上制成晶体管,再覆盖上二氧化硅绝缘(SiO2)层,然后在绝缘层上布上制作金属导线(传统多使用铝材料),使各独立的“管子”连在一起成为能工作的单元。3.jpg 如图所示就是一个 CMOS(complementary metal oxide semiconductor互补金属氧化半导体)晶体管。图中的 p
9、-Si 就是硅基底,source 表示源极,drain 表示漏极,gate 表示门,oxide 就是用于门和基底绝缘的薄层介电质。K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 4 目前 CMOS 工艺使用最多的是 MOS-FET(金属-氧化物-半导体-场效应晶体管),是现代集成电路中最重要的元件。它是在 P型或 N 型衬底上建立两个非常接近的,与衬底极性相反的区域,构成源极和漏极。然后在两者之间的区域生成一层极薄的二氧化硅(SiO2)绝缘层,然后覆盖上电极,构成栅极。工作时电流从源极流入,如果栅极上有一定的电压,就会在栅极下形成沟道连接源极和漏极,电流就能通过,而在漏极形成输出。从
10、漏极输出的电流再驱动其它管子的栅极。它的特点是采用了两种不同导电类型的MOS 场效应管,一种是增强型 P 沟道 MOS 场效应管(PMOS 管),另一种是增强型 N 沟道 MOS 场效应管(NMOS 管),它们组成了互补结构。在工作中,两个串联的场效应管总是处于一个管子导通,另一个管子截止的状态。因此也有了一个不成文的公式:“CMOS=NMOS+PMOS”,如下图:4.jpg 我们看到 Gate(晶体管门)的材料在这里使用的是 PolySilicon(多晶硅),那个薄层 Gate oxide 使用的是二氧化硅(SiO2)。这里主要讨论的是晶体管和相关制造技术,印刷电路的制造与光刻设备简单带过。
11、光刻机是一个高度精密且价格高昂的设备,基本上无法完全依靠第三方公司提供,有实力的半导体厂商基本上都是自行研发或改造设备。Intel 设计出被称为“交互相移掩模(Alternating Phase Shift Masks)”的新颖技术,这项技术能够让 193nm 波长的光刻设备继续用于 65nm 工艺的芯片制造中,而该设备目前广泛用于 90nm 精度的芯片生产中。Intel 的目标是让现在的 248nm 波长的光刻设备也能够得到再利用,该设备现在用于 130nm 工艺的芯片制造。二,65nm 工艺的实现 1、65nm 工艺概况 Intel 使用的 65nm 工艺是当前世界上已投入量产的最先进的芯
12、片制造技术,它能为制造出的产品带来更高的集成度和性能。Intel 在 2005 年第一次生产出了 65nm 工艺成品 CPU,并在 2006 年 6 月实现了 90nm 与 65nm 的“制造接替”(如图)。K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 5 5.jpg 这一接替的完成意味着 Intel 能大量并高效地生产 65nm 工艺的 CPU,同时 Intel 也借用 65nm 的新技术在大多数厂商没有用上 65nm 工艺之前实现了在芯片生产方面的里程碑式跨越。65nm 工艺为我们直接提供了以下新技术特性:1、“改进型应变硅技术”提供了超过“第一代应变硅技术”10%-15%的驱
13、动电流,更大程度上提升了性能。2、晶体管的门长度达到 35nm,门和通道之间的氧化物绝缘层达到了 1.2nm,这又是两个创记录的数字。3、在晶体管顶部使用了 NiSi 化合物,进一步降低了电阻(如图)6.jpg K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 6 4、继续使用了 Low K 互连层技术,让 Low K 材料担任金属互联线路间使用的主要绝缘材料。互联线路使用了“8 层铜互连”。5、使用了晶体管睡眠技术,减少了大量电能浪费。6、继续坚持没有使用 SOI 技术,而是用耗尽型衬底晶体管(depleted substrate transistor,DST)代替。Intel 首次
14、在 300mm 晶圆上使用 65nm 工艺,更有利于大量晶体管的集成,特别是有利于多内核处理器的制造,同时这一技术将用于更多的先进制造领域。由于制造技术的改进,65nm 工艺将使 Intel 更接近“energy-efficient performance goals”(低耗高效目标),Intel 为此已经奋斗多年。除了满足多核所需要的晶体管数目,更多的晶体管还可以使 Intel 做一些新的硬件技术,比如更强大的安全技术和虚拟技术。晶体管在工艺成熟的基础上做的越小,不仅带来了更高的性能,同时使电能的消耗和多余的散热控制地更好。在计算和通信领域,节能型产品也更容易开发。改进型应变硅技术功不可没,
15、在 90nm 时代的良好表现,让 Intel 稍加改进,以更大的性能提升幅度出现在 65nm 工艺中而没有增加一点漏电。结合上面提到的新特性,Intel 可以更容易地划分产品线。提高了 NMOS 和 PMOS的性能也就是提高了 CMOS(complementary metal oxide semiconductor 互补金属氧化半导体)的性能,这可以当今 CPU 的主要元件。如图,如果走红色箭头,则提高的晶体管性能 15%,如果走黄色箭头,则减少了 5 倍的漏电,更节能。7.jpg K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 7 由此,在我们已经讲过的 Intel 计划中,Int
16、el 又新加入计划 P1265,此编号针对的超低能耗 CPU 产品(Ultra-low-power 65nm process technology)。这让 Intel 拥有更大的筹码进入网络产品、移动通信、掌上电脑等领域。8.jpg 在 65nm 工艺简报的最后,Intel 还不忘写上这样一段话:新的 65nm 工艺 CPU 拓展了我们的“15 年目标”,使得我们有能力继续以两年为一个周期使用新工艺,也再次证明了我们有能力继续摩尔定律带来的辉煌。2、65nm 工艺技术简析 总揽 65nm 工艺全局,Intel 采用了以下新技术:在硅基底绝缘层方面,使用耗尽型衬底晶体管(depleted sub
17、strate transistor,DST)在晶体管底部氧化物薄层,使用改进型应变硅技术(The second generation Strained Silicon)在金属互联线路间,使用 Low-K 材料与 8 层铜互连 在晶体管自身,使用晶体管睡眠技术(Sleep transistors)a、耗尽型衬底晶体管(depleted substrate transistor,DST)K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 8 针对 130nm 以后工艺的门泄漏快速上升问题,SOI(Silicon on Insulator,绝缘层上覆硅)技术在这几年表现最为枪眼。它最初由 IB
18、M 负责研究,后来 AMD 得到 IBM 的帮助成功使用。同样该技术基础成熟,有着 IBM 和半导体大厂商的潜心研发,实现也很简单:晶体管通过一个更厚的绝缘层从硅晶元中分离出来。这样做具有很多优点:首先,这样在晶体管通道中就不会再有不受控制的电子运动,也就不会对晶体管电子特性有什么影响;其次,在将阈值电压加载到门电路上后,驱动电流出现前通道电离的时间间隔也减小了,也就是说,晶体管“开”和“关”状态的切换性能提高了,这可是晶体管性能的第二大关键性能参数;同时在速度不变的情况下,我们可以也可以降低阈值电压,或是同时提高性能和降低电压。在以前,Intel 对业界推崇的 SOI 一直是不屑一顾的态度。
19、在 2000 年“GHz 时代”来临时,Intel 又主张使用 SOI 技术,它对SOI 技术寄予厚望。因为这种技术耗电量低,电容量小,并将使用SOI 作为完成未来“THz 晶体管”的主要工具。但 2001 年后发生了变化,因为成本太高,Intel 再次对 SOI 说不。但它的最大对手 AMD 在 IBM 的帮助下成功地在 Athlon 64 产品中使用了 SOI 技术,这时的 SOI 使得晶体管的成本虽提高近 10%,但 AMD 的晶体管数目不及 Intel,这种成本提升在它的身上体现得没有 Intel 明显。AMD 宣称通过这种技术可以在相同能耗的基础上让处理器的性能提高 25,而且使用
20、SOI 技术只需对现有生产线进行一点改造即可。从 AMD 现在的表现来看,使用 SOI 受益斐浅。从获得的材料分析,Intel 关键正在开发称为耗尽型衬底晶体管(depleted substrate transistor,DST)的技术,实际上就是SOI 技术的变形。而且一个很重要的标志是:DST 同样是在 2001 年基本完成的,也正是在这时,Intel 意识到了这种技术的优势和前途,勇敢地对 SOI 说不。Intel 一直对 SOI 技术抱着怀疑的态度,它认为使用完全耗尽的通道没有任何好处,这个通道会变得非常的小,大约 10 纳米左右,这是很难制造的,同时也因为发射端和接受端的距离减小急剧
21、提高了外接晶体管的阻抗。因此 DST 技术就被推出了,相比 SOI 技术其做了一些改动来消除它的主要缺点,通道非常的短,同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过,并不会电离在绝缘层下通道的任何部分。另外,这样也可以表现出虚拟通道增长的效果,从而体现出浮点晶体管的特性。不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道,主要的问题仍然是外接晶体管陡然增加的阻抗上。所以,Intel 不会让通道的长度影响到 DST 晶体管上的漏极和接受端的长度。Intel 通过降低关状态电压有效的将产品工作电压降到了 1.0V以下,并表示可以在 2010 年达到 0.6V。
22、DST 晶体管中绝缘层和源极及漏极直接连接在一起。因此与 SOI 相比,漏电电流可控制在其 1/100 左右。b、改进型应变硅技术(The second generation Strained Silicon)改进型应变硅技术,这种独特的技术拉伸了硅原子的晶格结构,允许电子更快流动,同时更进一步减小了阻抗。所谓应变硅,指的是一种仅有 1.2nm 厚度的超薄氧化物层,利用应变硅代替原来的高纯硅制造晶体管内部的通道,可以让晶体管内的原子距离拉长,单位长度原子数目变少,当电子通过这些区域时所遇到的阻力就会减少,由此达到提高晶体管性能的目的。90 纳米工K2MG-E专业技术人员绩效管理与业务能力提升练
23、习与答案 9 艺中的应变硅实际上是使用硅锗(在 PMOS)和含镍的硅化物(在 NMOS)两种材料,二者均可使晶体管的激励电流平均提升 20%左右,所付出的成本提升代价则只有2%,费效比是非常明显的。半导体制造业界普遍认同使用应变硅技术来改善 NMOS 晶体管的电子迁移率和 PMOS 晶体管的空洞迁移率。在 NMOS 和PMOS 管中,应变硅技术起着不同的作用。但达到了 Intel 预期的同样的效果在成本基本不变的情况下,比没有使用该技术平均提高了 30%的电子流动速度。图示为应用伸张应力和压缩应力改变 NMOS 与 PMOS 的源极与漏极结构。9.jpg 该技术在 65nm 中已经是第二代了,
24、它是在上一代的基础上改造完成,而且由于其他技术的配合,在65nm 中表现突出。如图:我们可以很形象地看到Intel 拉伸了硅原子的晶格结构,电流能更快的通过。K2MG-E专业技术人员绩效管理与业务能力提升练习与答案 10 10.jpg 应变硅技术在英特尔的 90nm 工艺中得到采用,大家可能会认为这项技术徒有虚名,因为采用该技术的 Prescott 在功耗方面令人极度失望。事实并非如此,应变硅技术的着眼点并非降低功耗,而是加速晶体管内部电流的通过速度,让晶体管获得更出色的效能。反映到实际指标上,就是处理器可以工作在更高的工作频率上,单就这个因素而言,Prescott 的表现还是非常值得肯定的。
25、在 65nm 工艺中,英特尔决定采用更先进的第二代高性能应变硅,该技术可以让晶体管的激励电流进一步提升到30%,优于 90nm 工艺中的第一代应变硅。英特尔表示,凭借这项技术,英特尔可以确保在 65nm 工艺中继续领先。而鉴于应变硅技术的明显效果,IBM、AMD 等半导体企业都准备开发类似的技术。c、Low-K 材料与 8 层铜互连 关于功耗和漏电问题,还有一个大家耳熟能详的技术就是 Low K 互连层。在集成电路工艺中,有着极好热稳定性、抗湿性的二氧化硅一直是金属互联线路间使用的主要绝缘材料。由于寄生电容 C 正比于电路层隔绝介质的介电常数 K,若使用低 K 值材料(K3)作为不同电路层的隔
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