基本数字集成电路设计.pptx
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1、第十章第十章基本数字集成电路设计基本数字集成电路设计(补充补充)10.1 CMOS静态传输逻辑设计第1页/共212页10.1.1 常规CMOS传输门逻辑电路按NMOS传输网络原理来设计一4选1数据选择器控制变量X0和X1的一切组合都有通路,故该电路不会出现高阻态,是一个完备的网络。若将NMOS传输门改为CMOS传输门,则必须添加P管,接上互补的控制信号。第2页/共212页10.1.1 常规CMOS传输门逻辑电路(续)然而,一对一地简单替换来构造上述的4选1数据选择器是不行的。因为P管与N管之间连接线太多。第3页/共212页10.1.1 常规CMOS传输门逻辑电路(续)其实,在两个传输门串联点上
2、,P管与N管的连接点是可以省掉的。省掉以后的电路变为如右图所示电路。减少了连接点,版图得到简化。第4页/共212页10.1.1 常规CMOS传输门逻辑电路(续)仔细对比,可以发现这两种电路是有区别的。前一种电路的输出式中的下标C表示是CMOS传输门。于是,F实际上等于而后一种电路的输出第5页/共212页10.1.1 常规CMOS传输门逻辑电路(续)前一种电路说明了在这一类CMOS传输网络中,每个传输门单元都是CMOS传输门。而后一种电路则是,传输网络作为整体来讲是CMOS的,但对每一个传输门而言并不是CMOS的。这后一种电路不仅省掉了每一个传输门内部P管与N管之间的连接,而且允许把所有P管集中
3、在一起,把所有的N管集中在一起,有利于版图设计。比如,把8个N管一起做在P阱中,或者把8个P管一起做在N阱中,在结构上比较合理。第6页/共212页10.1.1 常规CMOS传输门逻辑电路(续)这样设计出来的CMOS传输网络两大缺点:1)需要一批P管和一批N管。这就需要将P平面连接到N平面,那是因为输入信号I0I3既要加到N管,又要加到P管,它的布线占了很大的芯片面积。特别是对于16选1的数据选择器,那16位线必须水平垂直水平。阱与器件之间的Channel Stop也占了很多空间。因而,CMOS传输网络在面积方面比NMOS要损失很多。2)在输出端F处,所有的P管与所有的N管全部连在一起,输出电容
4、比NMOS加倍,使得CMOS传输网络的速度不及NMOS传输网络。由于这两个缺点的存在,人们就不大愿意采用CMOS传输网络。可是,NMOS传输网络也有致命的缺点,电平蜕化,限制了级连数目。这就说明了,有必要开发新的CMOS传输网络。第7页/共212页10.1.2 CMOS差动开关晶体管逻辑(DPTL)CMOS DPTL(Differential Pass-Transistor Logic)的目的是:消除大批的速度较慢的P管,以恢复NMOS传输网络的种种优点。发挥N阱工艺的优势。N阱是做P管的,N管是做在阱外的。把大批N管做在阱外,可以提高整个芯片的性能。第8页/共212页10.1.2 CMOS差
5、动开关晶体管逻(DPTL)(续)具体的方法是,将所有的输入变量进行差分编码,再将编码过的信号通过一个差分的传输网络,然后进行译码,将它译成正确的数据。如图所示。第9页/共212页10.1.2 CMOS差动开关晶体管逻(DPTL)(续)这个CMOS DPTL电路中不用P管。DPTL电路实际上是由两组NMOS传输网络组成的。这两组采用完全相同的控制信号,但所传送的却是差分信号,一组原量与一组非量。这样,尽管NMOS传输门在传输逻辑“1”时有电平蜕化现象,但终会有一组(或一路)是不蜕化的,因为它传输的是逻辑“0”。第10页/共212页10.1.2 CMOS差动开关晶体管逻辑(DPTL)(续)当然,把
6、传输“1”改为传输“0”,数据将出错。但是我们把原量与非量分别集中,再分别加到一个缓冲器的两端,把它转化为正确的极性,这就是译码。DPTL的译码缓冲器的电路如图所示。可以发现,这个缓冲器实际上是一个CVSL(Cascade Voltage Switch Logic)反相器。又经过一对反相器输出,加强其驱动能力。原量原量传输传输非量非量传输传输第11页/共212页10.1.2 CMOS差动开关晶体管逻(DPTL)(续)显然,这个CVSL译码器和缓冲器都是CMOS的。这样,整个DPTL电路都可认为是CMOS的。其实,在它的传输网络中,是没有P管的,但在功能上,却是CMOS的。我们在下一章介绍CVS
7、L电路,可以发现DPTL电路与CVSL电路非常相似。但在CVSL电路中,交叉反馈的P管的任务是将另一支N逻辑树转变为等价的P树。而在DPTL电路中,交叉反馈的P管任务是译码,把两组差分传送的信号转变为统一的极性。第12页/共212页10.1.2 CMOS差动开关晶体管逻(DPTL)(续)DPTL电路的优点:1)不用P管,全是N管,速度快。2)全部用N管,连线简单,寄生参数少,硅片面积省。3)可以发挥NWell工艺的优点。4)输出电容减半,速度与NMOS传输网络一样,但没有电平蜕化的限制,具有CMOS传输网络的优点。5)由于多了一半N管,又多了一批反相器和一个译码缓冲器,所以占用的硅片面积比NM
8、OS传输网络多。然而,当CMOS DPTL用作状态机或序列机时,本来就需要附加主从触发器,而现在可用差分锁存器来替代,故总面积增加不多。第13页/共212页第十章第十章基本数字集成电路设计基本数字集成电路设计(补充补充)10.2 CMOS静态恢复逻辑电路设计第14页/共212页CMOS静态恢复逻辑电路以反相器为基础而构成的逻辑电路称为静态恢复逻辑电路。所谓静态是指不存在预充电放电机制。所谓恢复逻辑电路是指电路存在着一个逻辑电平噪声容限,当输入信号电平受到的噪声干扰小于规定的容限时,输出能恢复到确定的逻辑电平。第15页/共212页10.2.1 全互补标准CMOS电路CMOS静态恢复逻辑以反相器为
9、基础。N管与P管都是驱动管,都受输入信号控制的。P管与N管都是传输门,P管传“1”、N管传“0”。传输“0”的逻辑正好与传输“1”的逻辑互补:N管高电平控制传输“0”P管低电平控制传输“1”第16页/共212页10.2.1.1 与非门与非门:全高出低,有低出高(全1出1,有0出0)。卡诺图的22个最小项中,只有1个元素是传输“0”,其余的3个都传输“1”。故传输门的输出为:前两项都是非量控制传“1”,用P管最合适。注意,“+”号,说明这两项是并联的,可以线或。最后一项是原量控制传“0”,宜用N管实现,可用两个传输门串联实现。第17页/共212页10.2.1.1 与非门(续)CMOS与非门的结构
10、如图。l在P管阵列,两个传输门并联,接到Vdd。l在N管阵列,两个传输门串联,接地。如果要增加与非门的输入端数,结构该怎样变化?第18页/共212页10.2.1.2 或非门或非门:全低出高,有高出低(全0出1,有1出0)。卡诺图有3个最小项是传输“0”的,只有1个最小项传“1”。前两项原量控制传“0”,可以“线或”接地。宜用N管。最后一项非量控制传“1”,宜用P管,传输门串联接Vdd。P管阵列,两个传输门串联,接Vdd。N管阵列,两个传输门并联,接地。第19页/共212页P管和N管阵列阵列逻辑结构的对偶关系“与非门”和“或非门”的两个例子指出:P管阵列的逻辑结构正好是N管阵列的对偶:串联并联N
11、MOS阵列是原量控制(高电平有效),PMOS阵列是非量控制(低电平有效),N型阵列和P型阵列可以接同一个输入信号,分别传输不同输入信号值。线或对于“1”逻辑应并联后接Vdd,对于“0”逻辑应并联后接GRND,第20页/共212页10.2.1.3 复杂的“与或非”电路解:因为含有5个变量,利用卡诺图分析有困难。已知:求:实现上述布尔表达式的CMOS逻辑电路。先利用原量表达式设计N管阵列MOS传输门,接地传“0”。根据De-Morgan定理,将上式转化为非量形式,再利用非量表达式设计P管阵列MOS传输门,接Vdd,传“1”。第21页/共212页10.2.1.3 复杂的与或非电路(续)第22页/共2
12、12页10.2.1.3 复杂的与或非电路(续)全互补标准CMOS电路特点:电路中PMOS管的数目与NMOS管的数目相同。如果输入变量共有k个,则总共需要2k个晶体管。形成一种全互补电路。若一阵列是串联,则另一阵列必定是并联。管子数量多,功能、集成度较低。由于管子多,版图可能比较复杂。只有设计得当,版图才会有规则。第23页/共212页设计举例6输入与非门第24页/共212页6输入与非门版图第25页/共212页10.2.2 伪NMOS逻辑全互补CMOS电路的缺点是管子数太多。这么多的P管仅仅为了传输卡诺图中的互补项,能否省掉?能否象NMOS电路那样,用一个负载管替代?为此,美国AT&T公司Bell
13、 Labs研制了一种新的电路,称之为伪NMOS逻辑,如图所示。采用一只P管做负载,把它的栅极接地,P管一直处于导通状态。P管的栅源电压永远满足|Vgsp|Vds+VTp,P管处于线性区域,第26页/共212页10.2.2 伪NMOS逻辑(Pseudo-NMOS Logic)伪NMOS反相器的基本特性如图所示当ViVTn时,N管导通,这时,N管处于饱和区,P管处于线性区,于是,第27页/共212页取典型值,Vtn=0.2Vdd,Vtp=0.2Vdd,Vi=0.5Vdd,VO=0.5Vdd,通常n/p=2.5,代入得,10.2.2 伪NMOS逻辑(续)平衡时,Idsn=Idsp第28页/共212页
14、10.2.2 伪NMOS逻辑(续)在CMOS电路中,0.5Vdd是C区的中心,是理论上的逻辑门限。作为一种CMOS反相器,如果输入超过0.5Vdd,则输出应低于0.5Vdd。若输入低于0.5Vdd,则输出应高于0.5Vdd。为此,上述计算都以0.5Vdd为准。对于伪NMOS电路,P阵列与N阵列是不对称的。当N阵列获得的有效栅压为(0.5VddVTn)时,P阵列的有效栅压为(Vdd|Vtp|),因而P管有较大的驱动力,P管的内阻减小,输出电平VO升高。为了能使反相器的输出低于0.5Vdd,那么n应比p大6倍。因n=2.5p,补偿掉一部分,故N型阵列的宽长比应比P型的大2.4倍以上。第29页/共2
15、12页10.2.2 伪NMOS逻辑(续)伪NMOS电路的特点:管子数减少:若组合逻辑共有k个输入变量,则伪NMOS逻辑只需要k+1个管子,同NMOS电路一样,比标准的CMOS要少得多。输入电容小:同NMOS一样,是CMOS电路的一半。静态功耗较大:同NMOS一样,因为P管总是导通的,很象耗尽管负载,有直通电流,而CMOS则是没有的。伪NMOS是属于CMOS工艺,但性能上与NMOS极相似,区别仅在于结构上有区别。第30页/共212页10.2.2 伪NMOS逻辑:伪NMOS反相器特征1)P管作负载。2)栅极接地。3)有效栅极电压:4)P管做在N型衬底上或N阱中,衬底加最高电压Vdd。5)极性有差别
16、,P管的源极接最高电位。6)P管无体效应。7)最佳尺寸比为2.4:1,N管比P管大。第31页/共212页10.2.2 伪NMOS逻辑:NMOS反相器的特征l耗尽型N管作负载。l负载N管栅源短路。l l耗尽管是N型的,做在P型衬底上。l衬底加最低电位地。耗尽管的漏极接最高电位。l耗尽管有体效应。l最佳尺寸比为4:1,增强管比耗尽管大。第32页/共212页10.2.2 伪NMOS逻辑(续)工艺上的差别:伪NMOS用CMOS工艺制造。NMOS用NMOS工艺制造。既然伪NMOS电路同NMOS电路很相似,为何不直接采用NMOS电路,还要转弯抹角地用CMOS工艺来做呢?这是因为CMOS工艺同NMOS工艺完
17、全不同:CMOS工艺中不存在耗尽型NMOS。当人们在CMOS电路中想做一些模仿NMOS电路以节省一些管子时,只有用伪NMOS电路实现它。附带的优点是负载管没有体效应。第33页/共212页10.2.4 级联电压开关逻辑CVSL:Cascade Voltage Switch Logic是一类新的CMOS电路,由IBM公司在1980年代开发。由于引出了一些新的概念,从而派生出一系列类似的电路。F 电路中含有一个NMOS的组合网络,其中含有两个互补的NMOS开关结构,并交叉地连接到一对P管的栅极,构成一个有正反馈的网络。F 当输入信号符合某个逻辑关系时,互补的NMOS开关就动作,Q互补输出就会拉高或拉
18、低。由于Q互补输出端交叉耦合,正反馈加到两个P管,进行上拉,使得Q或“Q非”迅速拉到Vdd。第34页/共212页10.2.4.1 CVSL电路基本原理当n1断开,n2闭合时:当n2断开,n1闭合时:第35页/共212页10.2.4.1 CVSL电路基本原理(续)输出电压的摆幅很大,从0到Vdd和Vdd到0,与通常标准的CMOS电路一样。布尔表达式中的组合逻辑全部由NMOS电路完成的。通过反馈,利用P管把它拉到Vdd。P阵列没有逻辑。这在制造工艺上将带来很大的好处。如,采用N阱工艺将少数P管做在阱内,大量的N管都可以做在阱外。同时输出原量和非量。第36页/共212页10.2.4.2 CVSL反相
19、器:最简单情况假定组合网络中只含有两个NMOS开关根据传输门理论交叉反馈交叉控制第37页/共212页10.2.4.2 CVSL反相器:最简单情况(续)若不考虑时延:构成一对等价的CMOS反相器:第38页/共212页10.2.4.3 CVSL反相器:A=X1X2设 A=X1X2NMOS组合网络中,一支是加 A 信号串联;另一支是加 信号并联。既是与门,又是与非门,分别可从端 Q 和 端输出。第39页/共212页10.2.4.3 CVSL反相器:A=X1+X2设 A=X1+X2NMOS组合网络中,一支是加 A 信号并联;另一支是加 信号串联。同一个电路既可以是与非门,又是与门;也可以是或非门,也是
20、或门。故这类电路是一种多功能电路。这两条NMOS树枝中,一支代表N管,另一支代表P管。通过正反馈,把P支映射到P型阵列。第40页/共212页10.2.4.5 CVSL反相器:A=X1X2+X3X4 取 A=X1X2+X3X4这个电路是由一支串并联,另一支并串联组成。可以获得“与或非”、“与或”两种功能。第41页/共212页10.2.4.5 CVSL反相器:A=(X1+X2)(X3+X4)取 A=(X1+X2)(X3+X4)电路结构与上面一个电路完全相同,只要将原量和非量交换位置。第42页/共212页10.2.4.7 CVSL反相器:A=X1X2+X3(X4+X5)第43页/共212页10.2.
21、4.7 CVSL反相器(续)上面所有的例子都默认了两个限制:NMOS组合网络是由两支独立的树枝组成:一支代表着N阵列逻辑功能另一支代表P阵列逻辑功能彼此没有任何交叉链,因而所需晶体管的总数为2k+2。这两支传输门树枝都端接到地,即都传输0信号。第44页/共212页10.2.4.8 CVSL的新形式设两树枝是交链的,由两级传输门网络组成。第45页/共212页10.2.4.8 CVSL的新形式 (续)把这个逻辑树,接在交叉反馈的P管对的下面:根据CVSL反相器的原理这是一对CMOS电路分别完成第46页/共212页 10.2.4.8 CVSL的新形式 (续)再串联一个交链段:根据CVSL反相器原理第
22、47页/共212页10.2.4.8 CVSL的新形式 (续)实际上,这类电路的分析,可以利用找通路的办法直接获得布尔表达式。比如,Q有四条通路。第48页/共212页10.2.4.8 CVSL的新形式 (续)Q有四条通路。第49页/共212页10.2.4.8 CVSL的新形式:优缺点由于相互交链,有“差分”作用,使得合成逻辑简化,管子数少。如,这种CMOS全加器的总和部分仅需12个管子。交链方式、级数有较多自由度,允许设计复杂的逻辑功能。等效P阵列的动作滞后于对应的N管。往往造成P管与N管同时导通,增加了静态功耗,出现了比例逻辑现象也正由于有这段时间差,电源电流中的毛刺、尖峰较大。整个电路的延迟
23、增加,限制了在高速电路中的使用。第50页/共212页10.2.5 差动错层CMOS逻辑(DSL)DSL(Differential Split-level CMOS Logic)CMOS电路类似于CVSL-CMOS电路,但速度较高。在CVSL电路的基础上,附加两个NMOS管n10和n20,把输出端点Q和Q同交叉反馈点F和F隔离开。在n10和n20的栅极上加了一个参考电压:VREF=0.5Vdd+VTn第51页/共212页10.2.5.1 DSL电路的工作原理1、A=0n1管截止(Vgs)n20VTnn20管导通:QGndA=1,n2管导通:FGndF加到p1管 p1管导通:QVddn10管是否导
24、通,取决于F之值:若F0.5Vddn10管截止,F 电荷维持。(Vgs)n10VTn在稳定状态下,n10管截止,最高电位为F=0.5Vdd。在F的作用下,p2管是弱导通状态。F就不可能等于0,而是处于某一低电平,约100mV左右,故存在着静态功耗。第52页/共212页10.2.5.1 DSL电路的工作原理2、A=1n1管截止n10管导通:F加到p2管 p2管导通:QVddn20管是否导通,取决于F 之值:若F0.5Vddn20管截止,F 电荷维持。(Vgs)n20VTn在稳定状态下,n20管截止,最高电位为F=0.5Vdd。在F的作用下,p1管是弱导通状态。F 不可能等于0,而是处于某一低电平
25、,约100mV左右,也存在静态功耗。第53页/共212页10.2.5.1 DSL电路的工作原理(续)从功能上看,构成一对互补的CMOS反相器。提供反相器与跟随器两种功能。第54页/共212页10.2.5.1 DSL电路的工作原理(续)DSL电路优点:1)输出节点Q和Q已经同交叉反馈节点F和F隔开,输出负载电容CL没有直接加到反馈节点上,转换速度可以提高。2)由于p1管与p2管是处于“弱通通”的转换方式,故转换快3)n1管与n2管的最高漏源电压Vds 0.5Vdd,因而n1管与n2管内穿透可能性降低。这样,在设计与制造时,不仅可以用短沟道器件,而且沟道可以做得更短,全部NMOS管用更小的值来做,
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