异或门集成电路设计.docx
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1、院课程设计异或门的设计学生姓名:学院:电气信息学院专业班级:专业课程:集成电路设计根底指导教师:年月日名目1 概述12 设计异或门目的、意义13 异或门的主要功能14 Tanner Tools 介绍25 系统方案设计36 异或门电路图和幅员设计及仿真46.1 异或门CMOS 电路图设计仿真46.2 异或门CMOS 幅员设计及仿真66.2.1 异或门CMOS 幅员设计66.2.2 异或门CMOS 幅员仿真96.3 LVS 比照异或门107 调试结果与分析128 课程设计体会12参考文献141 概述集成电路,英文为 Integrated Circuit,缩写为 IC;顾名思义,就是把肯定数量的常用
2、电子元件,如电阻、电容、晶体管等,以及这些元件之间的连线制作在半导体衬底上,封装在一个管壳内,成为具有所需电路功能的微型构造。其引出端就是该集成电路的输入、输出、电源和接地线等。集成电路具有体积小,重量轻,引出线和焊接点少,寿命长,牢靠性高,性能好等优点,同时本钱低,便于大规模生产。因此,集成电路的应用格外广泛, 已经渗透到工业、农业、国防等各个方面,大到天上的飞机,小到手中的手表, 都有集成电路的身影。2 设计异或门目的、意义异或门英语:Exclusive-OR gate,简称 XOR gate,又称 EOR gate、ExOR gate是数字规律中实现规律异或的规律门。有多个输入端、1 个
3、输出端,多输入异或门可由 2 输入异或门构成。异或门的应用范围广,在实际应用中可以用来实现奇偶发生器或模2加法器, 还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。 虽然异或不是开关代数的根本运算之一,但是在实际运用中我们照旧会相当普遍地使用到分立的异或门。因此,我们为了娴熟了解、把握异或门这一根本规律电路, 对异或门电路进展了这次课程设计。3 异或门的主要功能异或门在数字集成规律电路中主要用来实现规律异或的功能。对于二输入异或门来说,假设两个输入的电平相异,则输出为高电平 1;假设两个输入的电平一样, 则输出为低电平 0。亦即,假设两个输入不同,则异或门输出高电平。异或门
4、的规律表达式:104 Tanner Tools 介绍本次设计使用到的工具是Tanner Tools13。Tanner Tools集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能格外强大,易学易用,包括S-Edit,T-Spice,W-Edit,L-Edit 与LVS,从电路设计、分析模拟到电路布局一应俱全。而其中的L-Edit幅员编辑器在国内应用广泛,具有很高知名度。各个组件的主要功能整理如表1所示。组件功能S一Edit编辑出电路图T一Spice电路分析与模拟W一Edit显示T一Spice模拟结果L一Edit编辑布局图
5、、自动配置与围绕、设计规章检查LVS电路图与布局图结果比照表1 各个组件的主要功能L-Edit 是 Tanner Research 软件公司所出品的一个 IC 设计和验证的高性能软件系统模块,具有高效率,交互式等特点,强大而且完善的功能包括从 IC 设计到输出,以及最终的加工效劳,完全可以媲美百万美元级的 IC 设计软件。L-Edit 包含 IC 设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route) 、线上设计规章检查器 DRC、组件特性提取器 Device Extractor、设计布局与电路 netlist 的比较器(LVS)、CM
6、OS Library、Marco Library,这些模块组成了一个完整的 IC 设计与验证解决方案。L-Edit 丰富完善的功能为 IC 设计者和生产商供给了快速、易用、准确的设计平台。Tanner Tools的设计流程或许是这样的:将要设计的电路先以S一Edit画出电路图,再将该电路图输出成SPICE文件。接着利用T一Spice将电路图模拟并输出成SPICE文件,假设模拟结果有错误,则返回S-Edit检查电路图,假设T一Spice 模拟结果无误,则以L一Edit进展布局图设计。用L-Edit进展布局图设计时要以DRC功能做设计规章检查,假设违反设计规章,再将布局图进展修改直到设计规章检查无
7、误为止。将验证过的布局图转化成SPICE文件,利用T一Spice模拟,假设有错误,再回到L一Edit修改布局图。最终利用LVS将电路图输出的SPICE文件与布局图转化的SPICE文件进展比照,假设比照结果不相等,则回去修正L一Edit或S一Edit的图。直到验证无误后,将L一Edit设计好的布局图输出成GDSII文件类型, 再交由工厂去制作半导体过程中需要的的光罩。设计流程框图如图1所示。图1Tanner Tools的设计流程5 系统方案设计异或门可由两个反相器加上一个传输门组成,但本次设计为了增加难度, 先设计一个同或门,再添加器件变成异或门。操作方法是先用两个反相器和一个传输门设计一个同或
8、门,然后再在此同或门的输出端口加上一个反相器,由此变成异或门。设计使用4个NMOS管和4个POMS管。其电路图如图2所示。图2 异或门电路图6 异或门电路图和幅员设计及仿真6.1 异或门 CMOS 电路图设计仿真异或门CMOS电路图设计使用工具Tanner Tools中的S-Edit组件,组件自带元件库,型号比较全面。设计所使用到的PMOS管和NMOS管都是从其元件库中调取的,PMOS管设置参数分别如图3所示。图3PMOS管参数NMOS管设置参数分别如图4所示。图4 NMOS管参数通过调取元件库里的4个PMOS管和4个NMOS管,依据本次设计的异或门设计方案将管子位置合理安排好,用导线将各个元
9、器件管脚相连,并加上电源和A、B 输入端的波形发生器,最终把输入和输出的节点用PrintVoltage分别标出,以便仿真时候显示各个端口的波形。画出的电路图如图5所示。图5 异或门CMOS电路图电路原理图设计完成后需要对电路图进展电路仿真,以便检测电路是否有规律错误。电路仿真是检查电路设计是否成功的首要依据,同时,也能够更好、更快、更简便地觉察电路设计中可能存在的问题。仿真之前先要对仿真器进展设置。点击工具栏的setup simulation,先选择general选项,在library file一栏输入库文件的路径,路径用半角符号单引号括住,并且在后面加上字母tt。然后勾选Transient/
10、Fouier Analysis选项,Stop Time一栏输入1us,Maximum Time Step一栏输入10ns。然后点击OK保存。这样就可以进展仿真了。仿真结果如图6 所示。图6异或门CMOS电路仿真从图6中可以看到,当A端口高电平,B端口高电寻常,输出端口OUT为低电平; 当A端口低电平,B端口高电寻常,输出端口OUT为高电平,与设计功能相符,即电路图没有错误,可以作为幅员设计的依据。6.2 异或门 CMOS 幅员设计及仿真6.2.1 异或门 CMOS 幅员设计异或门CMOS电路幅员设计中所使用到的工具是Tanner Tools中的L-Edit组件,在绘制整个幅员前,首先要进展替代
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- 关 键 词:
- 集成电路设计
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