时序约束概念.docx
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1、Clock setup :时钟建立关系tsu :输入建立时间th :输入保持时间tco :时钟到输出延时,Teo = Clock Delay + Micro Teo + Data Delaytpd :管脚到管脚的延时Trd :寄存器到寄存器之间的延时Minimum tpd & tco :最小 tpd 和 tcoClock Skew :时钟偏斜,时钟到达两个D触发器的时间差,当分频由内部电路产生, 无法保证小的Clock skewfmax :最高频率,Clock period = Data Delay - Clock skew +Tco +Tsu , Internal Fmax =1/Clock
2、 periodsystem Fmax = l/MAX(Input Clock period, Internal Clock period , Output Clock period)景乡响 Fmax 主要由于 Trd 引起的 zfmax = l/(Trd +Clock skew+MICRO Tco+MICROTsu)MICRO Teo MICRO Tsu 器件固定参数,0.1ns全局时钟Clock skew可以忽视,所以Fmax=1/Trd提Fmax方法:L 削减走线时延。通过chip Editer修改走线2、削减组合规律的时延。加入流水(在REG和REG之间加了 D触发器)Setup Tim
3、e :建立时间Hold Time :保持时间Latency :延迟Slack :时间裕量Multicycle path :多周期路径,两个寄存器之间数据要经过多个时钟才能稳定的路径, 一般消失于组合规律较大的那些路径。亚稳态:建立和保持时间假如数据发生变化,就可能发生亚稳态现象。一般来说,在单一时钟域的设计中只要系统电路的fmax能够保证,就可以避开亚稳 态的发生旦是在跨时钟域的时钟的相位是异步的,亚稳态将无法避开。此时,在跨时钟 设计时的解决亚稳态的思想是:虽然亚稳态无法避开,但却可以采纳肯定措施保证系统的牢靠性,使得在发生亚稳态后系统仍旧可以稳定地工作。多时钟域下亚稳态的处理:亚稳态无法避
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- 时序 约束 概念
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