XilinxFPGA编程技巧之常用时序约束详解_计算机-Flash-Flex.pdf
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1、.1*ilin*FPGA 编程技巧之常用时序约束详解 1.根本的约束方法 为了保证成功的设计,所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径为:.输入路径 Input Path,使用输入约束.存放器到存放器路径 Register-to-Register Path,使用周期约束.输出路径 Output Path,使用输出约束.具体的异常路径 Path specific e*ceptions,使用虚假路径、多周期路径约束 1.1.输入约束 Input Constraint OFFSET IN 约束限定了输入数据和输入时钟边沿的关系。1.1.1.系统同步输入约束 System Synch
2、ronous Input 在系统同步接口中,同一个系统时钟既传输数据也获取数据。考虑到板子路径延时和时钟抖动,接口的操作频率不能太高。1-1 简化的系统同步输入 SDR 接口电路图 1-2SDR 系统同步输入时序 上述时序的约束可写为:NET SysClk TNM_NET=SysClk;TIMESPEC TS_SysClk=PERIOD SysClk 5 ns HIGH 50%;OFFSET=IN 5 ns VALID 5 ns BEFORE SysClk;1.1.2.源同步输入约束 Source Synchronous Input 在源同步接口中,时钟是在源设备中和数据一起产生并传输。1-3
3、 简化的源同步输入 DDR 接口电路 1-4DDR 源同步输入时序 上图的时序约束可写为:NET SysClk TNM_NET=SysClk;TIMESPEC TS_SysClk=PERIOD SysClk 5 ns HIGH 50%;OFFSET=IN 1.25 ns VALID 2.5 ns BEFORE SysClk RISING;OFFSET=IN 1.25 ns VALID 2.5 ns BEFORE SysClk FALLING;1.2.存放器到存放器约束 Register-to-Register Constraint 存放器到存放器约束往往指的是周期约束,周期约束的覆盖围包括:.
4、覆盖了时钟域的时序要求.覆盖了同步数据在部存放器之间的传输.分析一个单独的时钟域的路径.分析相关时钟域间的所有路径.考虑不同时钟域间的所有频率、相位、不确定性差异.1 1.2.1.使用 DLL,DCM,PLL,and MMCM 等时钟器件自动确定同步关系 使用这一类时钟 IP Core,只需指定它们的输入时钟约束,器件将自动的根据用户生成 IP Core 时指定的参数约束相关输出,不需用户手动干预。1-5 输入到 DCM 的时钟约束 上图的时序约束可写为:NET“ClkIn TNM_NET=“ClkIn;TIMESPEC“TS_ClkIn=PERIOD“ClkIn 5 ns HIGH 50%;
5、1.2.2.手动约束相关联的时钟域 在*些情况下,工具并不能自动确定同步的时钟域之间的时钟时序关系,这个时候需要手动约束。例如:有两个有相位关系的时钟从不同的引脚进入 FPGA 器件,这个时候需要手动约束这两个时钟。1-6 通过两个不同的外部引脚进入 FPGA 的相关时钟 上图的时序约束可写为:NET“Clk1*TNM_NET=“Clk1*;NET“Clk2*180TNM_NET=“Clk2*180;TIMESPECTS_Clk1*=PERIODClk1*7 5ns;TIMESPECTS_Clk2*180=PERIODClk2*180“TS_Clk1*/2PHAS2+1.25ns;1.2.3.
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