EDA综合课程设计方案数字秒表 .docx
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1、精品名师归纳总结北 华 航 天 工 业 学 院EDA 技术综合设计课程设计报告报告题目:数字秒表作者所在系部:电子工程系作者所在专业:电子信息工程作者所在班级:B10211作 者 姓 名 : 指导老师姓名:完 成 时 间 :2021.12.13内 容 摘 要近几年 EDA技术进展特别快速,在将来的三至五年EDA技术会像单片机一样成为社会的主流。应用 VHDL语言设计数字系统,很多设计工作可以在运算机上完成,从而缩短了数字系统的开发时间。我们尝试利用 VHDL为开发工具设计数字秒表。秒表的规律结构较简洁,它主要由十进制分频器、计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关
2、键的是如何获得一个精确的100HZ 计时脉冲,除此之外,整个秒表仍 需 有 一 个 启 动 信 号 和 一 个 清 零 信 号 , 以 便 秒 表 能 随 意 停 止 及 启 动 。秒表有共有 6 个输出显示,分别为百分之一秒、特别之一秒、秒、十秒、分、特别,所以共有6 个计数器与之相对应,6 个计数器的输出全都为BCD码输出,这样便与同显示译码器连接。关键词: VHDL ,数字秒表, QuartusII,时序仿真图。可编辑资料 - - - 欢迎下载精品名师归纳总结目录一、试验目的1二、硬件要求1三、方案论证1四、模块说明 1分频器 1六进制计数器2十进制计数器3把握选择器 4译码器 5蜂鸣器
3、模块6五、整体连接图7六、试验步骤8七、试验结果8八、试验总结8九、参考文献8三课程设计任务书课题名称秒表接口设计完成时间指导老师职称副教授同学姓名班 级2021.12 13B10211总体设计要求和技术要点可编辑资料 - - - 欢迎下载精品名师归纳总结总体设计要求: 通过本课程的学习使同学把握可编程器件、EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面学问。提高工程实践才能。学会应用 EDA技术解决一些简洁的电子设计问题。技术要点:1. 秒表有共有 6 个输出显示,分别为百分之一秒、特别之一秒、秒、十秒、分、特别,所以共有 6 个计数器与之相对应,6 个计数器的输出全都为B
4、CD 码输出,这样便与同显示译码器的连接。2. 开关设置秒表报警器,每10 秒钟,蜂鸣器鸣响1 声,发光二极管闪烁。当计时达60 分钟后,蜂鸣器鸣响10 声。工作内容准时间进度支配工作内容:在软件上编辑、编译程序,并仿真到达试验要求。进度支配。课下编写程序,并要求程序能通过编译仿真。 第十五周在试验箱上下载调试程序。验收。课程设计成果1. 与设计内容对应的软件程序2. 课程设计报告书3. 成果使用说明书4. 设计工作量要求可编辑资料 - - - 欢迎下载精品名师归纳总结数字秒表四、模块说明秒计时表控的制设电计路共化分为 6 个模块:计分时频电器路 ( cfp ),六计数器( count6 显)
5、示,电路十计数器( count10 ),六选一选择器,译码器。下面具体分析各个模块的原理、内容和功能。1. 分频器 cfp能够实现对 10MHZ的 clk 时钟信号进行分频,从而得到冲信号控即制状10态0机hz 的脉冲信号。分图频电1路为分频器的仿计真数波器形图。library ieee 。use ieee.std_logic_1164.all 。0.01 秒的计数脉扫描电路七段译码器entity cfp isportclk: in std_logic 。q0: buffer std_logic 。end cfp。 architecture a of cfp is十进制计数器六进制计数器系统组
6、成框图一、 试验目的学习使用 VHDL 语言设计题目,把握 VHDL 语言的编程方法以及 EDA芯片的下载仿真。二、硬件要求(1) 主芯片 EPF10K10LC84-。4(2) 蜂鸣器。(3)8 位八段扫描共阴极数码显示管。(4)二个按键开关(清零,开头 / 暂停)。三、方案论证signal counter:integer range 0 to 49999 。begin processclk beginif clk=1 and clkevent thenif counter=49999 thencounter=0 。 q0= not q0 。else counter=counter+1 。en
7、d if 。end if 。end process。end a。可编辑资料 - - - 欢迎下载精品名师归纳总结可编辑资料 - - - 欢迎下载精品名师归纳总结2. 六计数器( COUNT60)1图 1.分频器的仿真波形可编辑资料 - - - 欢迎下载精品名师归纳总结能够实现 6 进制循环计数,功能是秒到分和分到时的进制计数。图2 为六计数器的仿真波形图library ieee 。use ieee.std_logic_1164.all 。use ieee.std_logic_unsigned.all 。entity count6 isport clk,clr,start:in std_logi
8、c。daout:out std_logic_vector3 downto 0 。cout:buffer std_logic 。end count6。architecture behave of count6 issignal temp:std_logic_vector3 downto 0 。begin processclk,clrbeginif clr=1 then temp=0000。cout=0 。elsif clkevent and clk=1 then if start=1thenif temp=0101 then temp=0000。cout=1 。else temp=temp+1
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