2012联发科数字IC设计笔试题(共8页).docx
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1、精选优质文档-倾情为你奉上2012数字IC设计第一波笔试题 一、 请写出unix系统下创建文件夹、删除文件夹、XX、XX和XX操作的命 令。 因为这道题本人完全不会,所以基本上就瞅了一眼,后面几个就不清楚了,但是可以肯定的是都是很基本的操作(*_*)。 二、 简答题 (1) 请解释Latch与flip-flop的区别; 关于latch的讨论 latch和flip-flop都是时序逻辑,区别为:latch同其所有的输入信号相关,当输入信号变化时latch就变化,没有时钟端;flip-flop受时钟控制,只有在时钟触发时才采样当前的输入,产生输出。当然因为二者都是时序逻辑,所以输出不但同当前的输入
2、相关还同上一时间的输出相关 latch缺点: 1、没有时钟端,不受系统同步时钟的控制,无法实现同步操作; 2、对输入电平敏感,受布线延迟影响较大,很难保证输出没有毛刺产生; 在xilinx和altera器件的slice和LE中都能够同时支持生产d-latch和d-ff,在这一层面上二者有什么区别暂时没有想到。如果使用门电路来搭建latch和ff,则latch消耗的门资源比ff要少,这是latch比ff优越的地方。 latch的最大缺点就是没有时钟端,和当前我们尽可能采用时序电路的设计思路不符。 latch是电平触发,相当于有一个使能端,且在激活之后(在使能电平的时候)相当于导线了,随输出而变化
3、,在非使能状态下是保持原来的信号,这就可以看出和flip-flop的差别,其实很多时候latch是不能代替ff的 1.latch对毛刺敏感 2.在ASIC中使用latch的集成度比DFF高,但在FPGA中正好相反,因为FPGA中没有标准的latch单元,但有DFF单元,一个LATCH需要多个LE才能实现 3.latch将静态时序分析变得极为复杂 4.目前latch只在极高端电的路中使用,如intel 的P4等CPU。 FPGA中有latch单元,寄存器单元就可以配置成latch单元,在xilinx v2p的手册将该单元成为register/latch单元,附件是xilinx半个slice的结构
4、图。其它型号和厂家的FPGA没有去查证 (2) 请解释阻塞赋值和非阻塞赋值的区别;(8楼buffon同学补充的哈) 阻塞赋值操作符用等号(即 = )表示。为什么称这种赋值为阻塞赋值呢?这是因为在赋值时先计算等号右手方向(RHS)部分的值,这时赋值语句不允许任何别的Verilog语句的干扰,直到现行的赋值完成时刻,即把RHS赋值给 LHS的时刻,它才允许别的赋值语句的执行。一般可综合的阻塞赋值操作在RHS不能设定有延迟,(即使是零延迟也不允许)。从理论上讲,它与后面的赋值语句只有概念上的先后,而无实质上的延迟。 阻塞赋值的执行可以认为是只有一个步骤的操作: 计算RHS并更新LHS,此时不能允许有
5、来自任何其他Verilog语句的干扰。 所谓阻塞的概念是指在同一个always块中,其后面的赋值语句从概念上(即使不设定延迟)是在前一句赋值语句结束后再开始赋值的。 非阻塞赋值操作符用小于等于号 (即 = )表示。为什么称这种赋值为非阻塞赋值?这是因为在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式,赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间,其他的Verilog语句,包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。非阻塞赋值的操作可以看作为两个步骤的过程:在赋值时刻开始时,计算
6、非阻塞赋值RHS表达式。 在赋值时刻结束时,更新非阻塞赋值LHS表达式。 非阻塞赋值操作只能用于对寄存器类型变量进行赋值,因此只能用在initial块和always块等过程块中。非阻塞赋值不允许用于连续赋值。 在编程时应该注意以下问题: 时序电路建模时,用非阻塞赋值。 锁存器电路建模时,用非阻塞赋值。 用always块建立组合逻辑模型时,用阻塞赋值。 在同一个always块中建立时序和组合逻辑电路时,用非阻塞赋值。 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。 不要在一个以上的always块中为同一个变量赋值。 用$strobe系统任务来显示用非阻塞赋值的变量值 在赋值时不要使用
7、#0 延迟(3) 请解释setup time 和 hold time 之间的区别; Setup time 是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间- Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。 hold time 是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time 不够,数据同样不能被打入触发器。(4) XXX (5) XXX 这里边的好多题里边的术语没见过,或者说没印象了,也属于想做都
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