计算机系统结构复习题(共23页).docx
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1、精选优质文档-倾情为你奉上Question 4A single-issue processor uses tomasulos algorithm in its floating-point unit, which has one adder and one multiplier,each with its own set of reservation station,there is only one CDB ,and broadcast on this CDB takes an entire cycle.the processor is executing the following seq
2、uence of instruction and, for each instruction ,we show the cycle in which the instruction is fetched, decoded, issued, begins to execute,and writes result.单发射处理器在其浮点单元中使用托马斯算法,其具有一个加法器和一个乘法器,每个具有其自己的一组保留站,只有一个CDB,并且在该CDB上广播需要整个周期。处理器 正在执行以下指令序列,并且对于每个指令,我们示出指令被取出,解码,发出,开始执行和写入结果的周期。instructionfetch
3、decodeissueexecuteWrite resultI1MUL R1,R2,R212348I2ADD R1,R1,R2234910I3MUL R2,R2,R3345813I4ADD R3,R1,R14561112I5MUL R1,R1,R15671216I6ADD R2,R3,R46711?I7ADD R1,R5,?781317181、 what is the latency of the multiplier? 42、 Is the multiplier pipelined? N3、 How many reservation station are there for the add
4、er? 2 4、 In which cycle does I6 begin to execute? 135、 Which register does ? Represent in I7 R16、 If the priory for using CDB depends on the type of instruction,between ADD and MUL the priority for using the CDB goes to _? ADDQuestion 8(书本92页).Loop: LD R1,0(R2) ;load R1 from address 0+R2DADDI R1,R1,
5、#1 ;R1=R1+1SD R1,0,(R2) ;store R1 at address 0+R2DADDI R2,R2,#4 ;R2=R2+4DSUB R4,R3,R2 ;R4=R3-R2BNEZ R4,Loop ;branch to Loop if R4!=0Assume that the initial value of R3 is R2 + 396.答案:(1)依题意可得,指令序列执行的流水线时空图如下:1234567891011121314151617181920211IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFI
6、DEXMEWB1IFIFIDEXME时钟周期为:17*98+18 = 1684 (2)依题意可得,指令序列执行的流水线时空图如下:1234567891011121314151IFIDEXMEWB2IFIDSEXMEWB3IFSIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB7IFMissMissIFIDEXMEWB 时钟周期为:10*98+11 = 991 (3) 依题意可得,指令序列执行的流水线时空图如下:12345678910111IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXME
7、WB1IFIDEXMEWB时钟周期为:6*98+10 = 598 Question 99a) What is the effective access time of a cache memory system in which there is a 2-way set associative cache, having the following parameters:Parameter: Value:number of sets 1024 setsline size 16 wordscache access time 15 ns/linemain memory access time 70
8、 ns/wordmain memory address space size 256M wordscache hit rate 95%Label the fields of the memory address below used to access the cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _14_ bits Index : _10_ bits Offset : _4_ bits9b) What is the ef
9、fective access time of a cache memory system in which there is a direct mapped level 1 (L1) cache and a fully associative level 2 (L2) cache, having the following parameters:Parameter:Value:L1 number of sets128 setsL1 line size4 wordsL1 cache access time10 ns/lineL2 line size8 wordsL2 cache access t
10、ime20 ns/linemain memory access time70 ns/wordmain memory size256M wordsL1 cache hit rate95%L2 cache hit rate89%Label the fields of the memory address below used to access the L1 cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _19_ bits Index
11、 :_7_ bits Offset :_2_ bitsLabel the fields of the memory address below used to access the L2 cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _25_bits Index : _0_bits Offset : _3_ bitsQuestion 11一个简单的共享内存cache-coherent机有四个处理器,没有虚拟到物理的翻译和16位(物
12、理)地址。每个处理器有一个L1数据缓存,没有L2高速缓存。每个L1缓存是有四个64字节的块(每个缓存的大小是256字节)的直接変换,他们使用MESI一致性协议来保持一致的。每个缓存的初始状态(十六进制符号标记所示):P0P1P2P3statetagstatetagstatetagstatetagI0FS0FS01S01M01E02M03E04I0FI0FE0FI0FM00E02S04I06如果按顺序执行下面的内存访问,将会发生什么?特别是,指定每个其他的缓存发生在由于总线广播、数据从哪里来(如果在缓存中没有准备好),和新状态块的请求者的缓存。P0写一个字到地址00 fcP1读一个字到地址0 f
13、8c P2读一个字到地址0 f8c P3写一个字到地址0444 答案:P0P1P2P3statetagstatetagstatetagstatetagIOFSOFSOFSOFM01E02M03M04IOFIOFEOFIOFM00E02S04I06Question 13答案:A: P0 B0( S,120,00,20)B: P0 B0 (M,120,00,80) P1 B0 (I,120,00,20)C: P2 B0 (M,120,00,80) P0 B0 (I,120,00,80) P1 B0 (I,120,00,80)D: P1 B2 (S,110,00,30)P2 B2 (S,110,00
14、,30) E: P0 B1 (M,108,00,48) P1 B1 (I,108,,0,08) P2 B1(I,108,00,08)F: P0 B2 (M,130,00,78) 1. 处理器中某功能部件占总应用程序执行时间的比例为40%,先将该功能部件改进(加速10倍),则整个应用程序的加速比为多少?( D )A. 1.4B. 2.5 C. 2.18D. 1.562. 在计算机系统设计中,比较好的方法是:( D )A.从上向下设计 B.从下向上设计C.从两头向中间设计 D.从中间开始向上、向下设计3. 对系统程序员不透明的是:( D )A. Cache存储器B. 系列机各档不同的数据通路宽度C
15、. 指令缓冲寄存器 D. 虚拟存储器4. 系列机软件应做到:( B )A.向前兼容,并向上兼容B.向后兼容,力争向上兼容C.向前兼容,并向下兼容 D.向后兼容,力争向下兼容5. 属计算机系统结构考虑的应是( C )。A主存采用CMOS还是TTL B主存采用多体交叉还是单体C主存容量和编址方式 D主存频宽的确定6. 最能确保提高虚拟存储器访问主存的命中率的改进途径是( D )。A增大辅存容量 B采用FIFO替换算法并增大页面C改用LRU替换算法并增大页面 D改用LRU替换算法并增大页面数7. 静态流水线是指( C )。A只有一种功能的流水线 B功能不能改变的流水线C同时只能完成一种功能的多功能流
16、水线D可同时执行多种功能的流水线8. 假设用软件方法在A计算机上实现B计算机的指令系统,则B称为( C )。A仿真机B.宿主机C虚拟机D.目标机9. 计算机中优化使用的操作码编码方法是( D )。A.哈夫曼编码 B.ASCII码 C.BCD码 D.扩展操作码10. 在采用基准测试程序来测试评价机器的性能时,下列方法按照评价准确性递增的顺序排列是( B )。(1)实际的应用程序方法(2)核心程序方法(3)玩具基准测试程序(小测试程序)(4)综合基准测试程序A:(1)(2)(3)(4)B:(2)(3)(4)(1)C:(3)(4)(1)(2)D:(4)(3)(2)(1)11. 10. 在系统结构设计
17、中,提高软件功能实现的比例会( C )。A、提高解题速度 B、减少需要的存贮容量C、提高系统的灵活性 D、提高系统的性能价格比12. CPI是量化计算机性能的一个重要指标,关于CPI说法正确的是( C )A .CPI由计算机的结构决定B. CPI由运行在计算机系统上的应用程序决定C. CPI由计算机的结构和应用程序共同决定 D.CPI由计算机的时钟周期决定13. 以下不属于计算机性能公式的变量是( D )A. IC B. 时钟周期 C. CPI D. MIPS14. 未曾实现的商业计算机结构类型是 ( C ) A. SISD B. SIMD C. MISD D. MIMD15. 关于近10年C
18、PU从单核转向多核处理器的解释正确的是 ( D )A. 指令级并行技术已经发展到极限 B. CPU的工作电压很难再下降C. 提高时钟频率会带来CPU的散热极限问题 D. 上述理由全部正确16. 图像处理器GPU属于哪种结构( B )A. SISD B. SIMD C. MISD D. MIMD17. 以下不属于Flynn体系结构类型的是( C )A. SISD B . SIMD C. SIMT D. MISD18. CPI是量化计算机性能的一个重要指标,关于CPI说法正确的是( B )A .CPI由计算机的结构决定B. CPI由运行在计算机系统上的应用程序决定 C. CPI由计算机的结构和应用
19、程序共同决定 D.CPI由计存储器系统决定分析:CPI=TC/IC19. 与存储器-存储器结构指令集结构相比, 寄存器-寄存器结构( D ).A. CPI大 B. 完成同一个算法需要的指令数更少 C. 指令的功能更复杂 D. 固定长度的指令编码方式20. 计算机系统的执行时间的通用公式为: CPUtime = y 时钟周期 CPI, 此处y是 ( B )A. 程序执行的周期数B. 被执行的指令总数C. 包括访问存缺失在内的指令平均执行时间D. 每个周期内执行的指令数21. RISC 与 CISC 不同处有 ( C ) A. RISC指令复杂 B. CISC 指令效率高C .RISC 指令数量少
20、 D. 以上说法均错误22. 关于MIPS的指令集结构类型说法正确的是( A )A. 寄存器-寄存器B. 寄存器-存储器 C. 存储器-存储器 D. 以上说法均错23. 流水线技术可以( A )A. 提高吞吐率 B. 降低吞吐率C. 降低响应时间 D. 增加响应时间24. 流水线通过哪种方式提高系统的性能 ( C )A. 减少指令的响应时间 B. 消除指令相关C. 开发指令级的并行 D. 降低CACHE的缺失率25. 恶化流水线的处理器性能的原因是( D )A .流水线每级处理时间不同B.连续的指令间的相关C.流水线的结构相关D .以上全部正确26. 流水线技术可以( D )A. 提高吞吐率和
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