EDA实验三--七段译码显示.doc
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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateEDA实验三-七段译码显示附录一 电子技术实验教学的基本要求河 北 科 技 大 学实 验 报 告2013级 电信 专业 132 班 学号130701213 2016年6月7日姓 名 田继辉 同组人 指导教师 于国庆实验名称 实验三 七段译码显示 成 绩实验类型 设计型 批阅教师一、实验目的(1)掌握VHDL语言的行为描述设计时序电路。(2)掌握FPGA动态扫描显示电路
2、设计方法。(3)熟悉进程(process)和顺序语句的应用。二、实验原理: 用4个开关作为加法器的一组输入变量,共4组输入变量;对每组变量进行译码,变换成0F标准段码,段码中“1”表示段亮,“0”表示段灭。一位时钟输入作为扫描显示位扫时钟,四位位扫输出,依次输出高电平。8位段码输出,根据位选状态选择输出四组输入变量的相应译码结果。四组输入采用试验箱K1K16,时钟输入选择试验箱CP1或CP2;试验箱LED显示选择动态显示方式(CZ1开关ST选择 OFF),段码、位码分别扫描输出,某个管的位码有效期间,将其对应的段码输出,各位码依次有效,实现循环扫描显示,将输入的16位二进制数,每4位一组,分别
3、显示到4个数码管上(0F)。三、实验内容及步骤1打开MUXPLUS II VHDL编辑器,完成七段译码显示的设计。包括VHDL程序输入、编译、综合。实验程序如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY alpher ISPORT(clk: INSTD_LOGIC;choice: OUTSTD_LOGIC_VECTOR(7 downto 0);data: OUTSTD_LOGIC_VECTOR(7 downto 0);END alpher;ARCHITECTURE a OF a
4、lpher ISSIGNAL count : STD_LOGIC_VECTOR(3 downto 0);SIGNAL temp : STD_LOGIC_VECTOR(3 downto 0);BEGINchoice=10000000;clk1_label:PROCESS (clk)BEGINIF clkevent and clk=1 THEN count=count+1;END IF;END PROCESS clk1_label;WITH count selectdata = 11111100 WHEN 0000, 01100000 WHEN 0001, 11011010 WHEN 0010,
5、11110010 WHEN 0011, 01100110 WHEN 0100, 10110110 WHEN 0101, 10111110 WHEN 0110, 11100000 WHEN 0111, 11111110 WHEN 1000, 11110110 WHEN 1001, 11101110 WHEN 1010, 00111110 WHEN 1011, 10011100 WHEN 1100, 01111010 WHEN 1101, 10011110 WHEN 1110, 10001110 WHEN OTHERS;END a;2、建立仿真波形文件,使用 MAXPLUS II Simulato
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