quartusII-11.0使用初步.ppt
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1、Quartus II 11.0Modelsim_ase_6.6d使用介绍湘潭大学信息工程学院王毅Quartus II 11.0 简介 EDA开发平台 PLD/FPGA 功能:设计输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程Quartus II 11.0 安装 直接双击11.0_quartus_windows.exe。选择安装的路径等。 安装Device库。直接双击11.0_devices_windows.exe。在这里可以选择你要使用的芯片型号。 安装仿真软件11.0_modelsim_ase_windows.exe。用于功能仿真等,验证设计的正确性。License的设置 解压
2、Crack程序。 运行Quartus_11.0_x86破解器(内部版).exe破解C:altera11.0quartusbin下的sys_cpt.dll文件。如果出现“未找到该文件。搜索该文件吗?”,点击“是”,然后选中sys_cpt.dll,点击“打开”。安装默认的sys_cpt.dll路径是在C:altera11.0quartusbin下)。License 的设置License 的设置 把license.dat里的XXXXXXXXXXXX 用本机的网卡号替换(在Quartus II的Tools菜单下选择License Setup,下面就有NIC ID),并保存。 重新启动Quartus I
3、I,在Quartus II的Tools菜单下选择License Setup,然后选择License file,最后点击OK。 注意:license文件存放的路径名称不能包含汉字和空格,空格可以用下划线代替。License 的设置也可以在终端下输入ipconfig /all,找到物理地址License 的设置license.dat里的XXXXXXXXXXXX用物理地址(例子里是50784c76e2b1)替换 在License file 中导入license.datQuartus IIQuartus II使用步骤使用步骤 建立新项目 建立新Verilog HDL or VHDL文件 编译项目 建立
4、新块设计文件 功能仿真 分配器件及引脚 下载文件到开发板一、建立新项目建立新项目:FileNew Project Wizard指定完项目目录后的界面指定完项目目录后的界面: :项目名称、顶层设计实体名称,缺省使用该目录名称。项目名称、顶层设计实体名称,缺省使用该目录名称。项目名称一般可任取,但顶层设计实体名称一定要与将要设计的某个项目名称一般可任取,但顶层设计实体名称一定要与将要设计的某个文件同名。文件同名。添加已经存在的文件。添加已经存在的文件。指定指定FPGAFPGA的型号。的型号。EDA Tools SettingEDA Tools Setting。这里指定仿真工具为。这里指定仿真工具为
5、ModelSim-AlteraModelSim-Altera,格式为,格式为Verilog HDLVerilog HDL。设计完后的信息FileNew 或 工具栏上的“新建”按钮在出现的“新建”界面的“Device Design Files”标签中选择“Verilog HDL File”。二、建立新VerilogHDL文件输入VerilogHDL源文件保存VerilogHDL源文件 注意:VerilogHDL源文件的名称与该项目的顶层设计实体名称应相同。当然,该VerilogHDL源文件的名称一定与它内部的实体(“Entity”)名称相同。编译项目:菜单Processing-Start Com
6、pilation或工具栏的编译按钮三、编译项目四、建立新块设计文件 使用Quartus II软件在进行数字逻辑设计时,除了可用verilog HDL/VHDL进行设计外,还可以用“块文件”进行设计。用块文件进行数字逻辑设计一般就是用电子元器件进行设计,也即电路原理图设计。 下面的例子介绍如何用块文件进行数字逻辑设计。在这个例子中,要实现的功能是这样的:AB and C指定项目目录、名称等 建立块文件 在新建文件的“Device Design Files”标签中选中“Block Diagram/Schematic File” 块文件编辑窗口为输入元器件,鼠标双击任意空白处。输入元器件的界面 输入
7、或查找元器件输入“74138”,点击“OK”按钮结束。输入完“74138”器件后的界面输入“output”引脚输入完所需的所有器件后的界面连接器件 为输入、输出引脚命名 双击要命名的输入或输出引脚,在出现的界面中的“Pin name”栏中为器件指定名称。指定完所有名称后的界面保存块文件并编译项目:菜单Processing-Start Compilation或工具栏的编译按钮建立波形文件为进行仿真需要建立波形文件。在“新建文件”的“Other Files” 标签栏中选择Vector Waveform File”。五、仿真(Quartus II 9.1以前的版本)波形文件编辑器界面输入“节点”:在
8、左侧空白栏处点击鼠标右键选择Insert Node or Bus; 或在空白处双击鼠标输入“节点”界面点击“Node Finder”按钮查询节点界面(注意,fliter 要选择Pin:all)点击“Start”按钮查询节点 查找后的界面 被查找到的节点列在左侧栏中。本例中要使用所有节点,点击“”按钮把所有节点选中。选中完节点后的界面点击“OK”按钮结束。节点查找完成后的界面点击“OK”按钮结束。节点插入完成后的界面为输入节点指定波形选中“Pin”节点的10ns到20ns部分,然后点击左侧的“1”。为“Pin”指定完波形的界面保存波形文件仿真分类 功能仿真 时序仿真 在菜单Assignments
9、-Settings-Simulator -Simulation Mode中选择Functional或Timing功能仿真 先要生成功能仿真的网表 Processing Generate Functional Stimulation Netlist点击工具栏上的“仿真”按钮。仿真后的波形文件编译项目后进行仿真时序仿真时序仿真五、仿真(Quartus II 10.0以后的版本) Quartus II 10.0以后,Quartus II不再提供波形文件及仿真。若要仿真,需要与第三方软件配合使用。这里介绍与第三方软件ModelSim6.6d配合使用来进行仿真。注:也可以在ModelSim6.6d中编辑
10、、编译文件,然后进行仿真。具体步骤也是先建工程,再编辑文件、编译文件、仿真。下面介绍一种方法。步骤 1、建立project,select project location and click “OK”。 2、Add existing file(Verilog HDL program),Or create new file。 Finish adding,and click “OK”。 3、编辑测试程序。(1)新建Verilog HDL程序作为测试程序,并以后缀.v的格式保存。(2)也可以用文本文件编辑器来编辑,并以后缀.v的格式保存。 4、编译project,直至无错。 Compile-comp
11、ile all。注意:未编译的文件的状态是?,编译成功的文件状态是。 5、仿真。(1)simulate-start simulate。Select test program in“work”。Click “OK”。 (2)Add objects item。Click a item,and shift+click。Right Click-Add-To wave-selected signals。 (3)RunSimulate-Run-Run all。wave Checking result is true or false。六、分配器件及引脚 根据GW48-CP+的说明书,选择工作模式5,其中键
12、8-5对应输入A,键4-1对应输入B。CLOCK9CLOCK5CLOCK2CLOCK0NO.9实验电路结构图目标芯片FPGA/CPLDSPEAKER扬声器87654321D1D2D3D4D5D6D7D8D16D15D14D13D12D11D10D9PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16PIO15-PIO8PIO15PIO14PIO13PIO12PIO11PIO10PIO9PIO8译码器译码器译码器译码器译码器译码器译码器译码器单脉冲单脉冲单脉冲单脉冲单脉冲单
13、脉冲单脉冲单脉冲PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1键2键3键4键5键6键7键8 GW48-CP+的说明书中给出了各种模式下的PIO编号与对应的FPGA芯片引脚号之间的关系。结构图上的信号名GW48-CCP,GWAKEP1K100QC208GW48-SOC+/ GW48-DSPEP20K200/300EQC240GWAK30/50EP1K30/20/50TQC144 GWAC3EP3TC144GW48-SOPC/DSPEP6/12 Q240引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称PIO07I/O224I/O08I/O01I/O023
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