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1、南京工程学院自动化学院课程设计报告课程名称:EDA技术设计项目名称:数字秒表的设计学生班级:自动化102学生姓名:郭玉明学生学号:203100214指导老师:潘清明一 设计目的设计一个计时范围为0.01s1h的数字秒表,首先需要获得一个比较精确的计时基准信号,这里是周期为0.01s的计时脉冲。其次,除了对每一计数器需设置清零信号输入外,还需为六个计数器设置时钟使能信号,即计时允许信号,以便作为秒表的计时启停控制开关,因此,数字秒表可由一个分频器,四个十进制计数器(0.01s,0.1s,1s,1min)以及两个六进制计数器(10s,10min)组成。6个计数器中的每一计数器的4位输出,通过外设的
2、BCD译码输出显示。二设计数字秒表,单独分为分频器,十进制计数器,六进制计数器,将输入的频率降低,为了能看到更多数据,将计数的次数,降低频率未降低太多。三程序分频器程序:10形图图图真图脚 )0 ) , ) ) ) ,( :;) , ) , 0( ) =( _ , _ ; ) )0 ( : , 0 ) : )0 :, ) : _ ) _ _ : : _ ( _ _ 序主图波器 ; = = = ) ( ; 0 0= = = = ) , ) ( : 0 0 ) _ :)0 : : _ _ . 序程件的形波数 ; ; = 0 ) + 00 0 = 0 ( ) ( _: ) :) : _ _ . 序器
3、件器形图 0 = += 0 = = ) # 0 ) ( _ 序程程多太率低次的据更看,率入将数制数制十为独秒设示示译 外,位的计中器成) 0数进个及 , . 0器进四器个表数此开停启秒为,信时信能置器为还输信清需每对,脉计 0周,信时确较一先首数 0围个目清: 0 :玉:名0化自设表字名目技 :报计学学程工程学 名表化玉 目围 先时,0,清输为时,启数器进 进 成器,译示独数将,更低多序 _ # 0 + = 形件 . : ): _ () 0 0 0 = ; 形程 . ):) 0 ( = 0 = 主 ) 0 0 : ; _ = 0 ) , : ) ) ) 图形 LIBRARY IEEE;USE
4、IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK:IN STD_LOGIC;NEWCLK:OUT STD_LOGIC);END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNT:INTEGER RANGE 0 TO 10#29#;BEGINPROCESS(CLK) ISBEGINIF CLKEVENT AND CLK=1 THEN IF CNT=10#29# THEN CNT=0; ELSE CNT=CNT+1; END IF;END IF;END PROCESS;PROCESS(CNT)
5、 ISBEGINIF CNT=10#29# THEN NEWCLK=1;ELSE NEWCLK=0;END IF;END PROCESS;END ARCHITECTURE ART;分频器仿真图形:分频器器件图六位计数器程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OU
6、T STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK,CLR,ENA) ISBEGINIF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THENIF ENA=1THENIF CQI=0101THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;PROCESS(CLK,CQI) IS BEGIN IF CLKEVE
7、NT AND CLK=1THENIF CQI=0101 THEN CO=1;ELSE CO=0;END IF; END IF;END PROCESS; CQ=CQI; END ARCHITECTURE ART;六位计数器仿真波形:六位计数器的器件图十位计数器程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECT
8、OR(3 DOWNTO 0); CO:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK,CLR,ENA) ISBEGINIF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THENIF ENA=1THENIF CQI=1001 THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;PROCESS(CLK
9、,CQI) IS BEGIN IF CLKEVENT AND CLK=1 THENIF CQI=1001 THEN CO=1;ELSE CO=0;END IF; END IF; END PROCESS; CQCLK,NEWCLK=S0);U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(3 DOWNTO 0),S1);U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2); U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(11 DOWNTO 8),S3);U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4);U5:CNT10 PORT MAP(S4,CLR,ENA,DOUT(19 DOWNTO 16),S5);U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO 20); END ARCHITECTURE ART;秒表的锁管脚图:秒表仿真波形图:秒表的器件图形:
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