系统设计之频率计幻灯片.ppt
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1、系统设计之频率计第1页,共15页,编辑于2022年,星期一7.5 7.5 等精度频率等精度频率/相位计设计相位计设计 7.5.2 测频原理测频原理 图图7-11 等精度频率计主控结构等精度频率计主控结构 第2页,共15页,编辑于2022年,星期一7.5 7.5 等精度频率等精度频率/相位计设计相位计设计 7.5.2 测频原理测频原理 图图7-12 频率计测控时序频率计测控时序 第3页,共15页,编辑于2022年,星期一7.5 7.5 等精度频率等精度频率/相位计设计相位计设计 7.5.2 测频原理测频原理(7 71010)(7 71111)7.5.3 VHDL测试程序设计测试程序设计(7 71
2、212)占空比占空比=第4页,共15页,编辑于2022年,星期一7.4 7.4 直接数字合成器设计直接数字合成器设计 【例例7-37】LIBRARY IEEE;-等精度频率计等精度频率计FPGA设计部分设计部分USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY etester IS PORT(BCLK:IN STD_LOGIC;-标准频率时钟信号标准频率时钟信号clock2,50MHZ TCLK:IN STD_LOGIC;-待测频率时钟信号待测频率时钟信号 CLR:IN STD_LOGIC;-清零和初始化信号清零
3、和初始化信号CL:IN STD_LOGIC;-当当SPUL为高电平时,为高电平时,CL为预置门控信号,用于测频计数为预置门控信号,用于测频计数-时间控制当时间控制当SPUL为低电平时,为低电平时,CL为测脉宽控制信号,为测脉宽控制信号,-CL高电平时测高电平脉宽而当高电平时测高电平脉宽而当CL为低电平时,测低电平脉宽。为低电平时,测低电平脉宽。SPUL:IN STD_LOGIC;-测频或测脉宽控制测频或测脉宽控制 START:OUT STD_LOGIC;-起始计数标志信号起始计数标志信号 EEND:OUT STD_LOGIC;-由低电平变到高电平时指示脉宽计数结束,由低电平变到高电平时指示脉宽
4、计数结束,SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);-数据读出选同控制数据读出选同控制 DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-8位数据读出位数据读出END etester;ARCHITECTURE behav OF etester ISSIGNAL BZQ :STD_LOGIC_VECTOR(31 DOWNTO 0);-标准计数器标准计数器SIGNAL TSQ :STD_LOGIC_VECTOR(31 DOWNTO 0);-测频计数器测频计数器SIGNAL ENA :STD_LOGIC;-计数使能计数使能SIGNAL MA,
5、CLK1,CLK2,CLK3:STD_LOGIC;SIGNAL Q1,Q2,Q3,BENA,PUL:STD_LOGIC;SIGNAL SS:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINSTART=ENA;(接下页)(接下页)第5页,共15页,编辑于2022年,星期一7.4 7.4 直接数字合成器设计直接数字合成器设计 DATA=BZQ(7 DOWNTO 0)WHEN SEL=000 ELSE-标准频率计数低标准频率计数低8位输出位输出 BZQ(15 DOWNTO 8)WHEN SEL=001 ELSE BZQ(23 DOWNTO 16)WHEN SEL=010 ELSE
6、 BZQ(31 DOWNTO 24)WHEN SEL=011 ELSE-标准频率计数最高标准频率计数最高8位输出位输出 TSQ(7 DOWNTO 0)WHEN SEL=100 ELSE-待测频率计数值最低待测频率计数值最低8位输出位输出 TSQ(15 DOWNTO 8)WHEN SEL=101 ELSE TSQ(23 DOWNTO 16)WHEN SEL=110 ELSE TSQ(31 DOWNTO 24)WHEN SEL=111 ELSE-待测频率计数值最高待测频率计数值最高8位输出位输出 TSQ(31 DOWNTO 24);BZH:PROCESS(BCLK,CLR)-标准频率测试计数器,标
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