VHDL和VerilogHDL状态机.ppt
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1、VHDL培训教程欢迎参加欢迎参加VHDL培训培训浙江大学电子信息技术研究所浙江大学电子信息技术研究所电子设计自动化电子设计自动化(EDA)培训中心培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:VHDL培训教程第一讲、VHDL简介及其结构第二讲、VHDL中的对象、操作符、数据类型第三讲、VHDL中的控制语句及模块第四讲、状态机的设计第一讲、VHDL简介及其结构通过本课的学习您可以了解以下几点1、VHDL 的基本概念2、VHDL的基本结构3、VHDL的设计初步VHDL-VHSIC Hardware Decription Language 其中VHSIC-Very Hig
2、h Speed Integrated Circuit电子设计自动化的关键技术之一是要求用形式化方法来描述硬件系统。VHDL适应了这种要求。什么是VHDLVHDL和Verilog HDLVerilog HDL:另一种硬件描述语言,由Verilog 公司开发,1995年成为IEEE标准。优点:简单、易学易用 缺点:功能不如VHDL强大,仿真工具少VHDL:1987年成为IEEE标准 优点:功能强大、通用性强。缺点:难学VHDL的发展历史起源于八十年代,由美国国防部开发两个标准:1、1987年的 IEEE 1076(VHDL87)2、1993年进行了修正(VHDL93)VHDL在电子系统设计中的应用
3、电子系统的设计模块电子系统的设计模块VHDL在电子系统设计中的应用电子系统设计的描述等级1、行为级2、RTL级(Register transfer level)3、逻辑门级4、版图级用VHDL可以描述以上四个等级VHDL在电子系统设计中的应用系统设计的描述等级-制版级VHDL在电子系统设计中的应用系统设计的描述等级-逻辑门级VHDL在电子系统设计中的应用系统设计的描述等级-RTL级VHDL在电子系统设计中的应用系统设计的描述等级-行为级如何使用VHDL描述硬件实体 Entity(实体)Architecture 1(构造体)Architecture N process(进程结构)block(块结
4、构)subprograms(子程序)procedure(过程)function(函数)library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity count is port(clock,reset:in STD_LOGIC;dataout:out STD_LOGIC_VECTOR(3 downto 0);end count;architecture behaviorl of count is signal databuffer:STD_LOGIC_VECTOR(3 downto 0);begin
5、 dataout=databuffer;process(clock,reset)begin if(reset=1)then databuffer=0000;elsif(clockevent and clock=1)then if databuffer=1000 then databuffer=0000;else databuffer=databuffer+1;end if;end if;end process;end behavioral;VHDL结构要点1、ENTITY(实体)格式:Entity 实体名 IS 类属参数说明 端口说明 End Entity;其中端口说明格式为:PORT(端口名
6、1,端口名N:方向:类型)其中方向有:IN,OUT,INOUT,BUFFER,LINKAGE VHDL结构要点注意注意简单地说简单地说 In 不可以出现在=或 :=的左边 out不可以出现在=或 :=的右边 buffer可以出现在=或 :=的两边In 信号只能被引用,不能被赋值out 信号只能被赋值,不能被引用buffer 信号可以被引用,也可以被赋值VHDL结构要点例子(HalfAdd)其内部结构将由Architecture来描述VHDL结构要点2、Arcthitecture(构造体)格式:Arcthitecture 构造体名 of 实体名 is 定义语句 内部信号、常数、元件、数据类型、函
7、数等的定义 begin 并行处理语句和block、process、function、procedure end 构造体名;VHDL结构要点例子(HalfAdd)VHDL结构要点例子(FullAdd)(学习如何调用现有模块)VHDL结构要点实例(FullAdd)-entity VHDL结构要点实例(FullAdd)-architectureVHDL中的设计单元 除了entity(实体)和architecture(构造体)外还有另外三个可以独立进行编译的设计单元Package(包集合)属于库结构的一个层次,存放信号定义、常数定义、数据类型、元件语句、函数定义和过程定义。Package Body 具
8、有独立对端口具有独立对端口(port)的的packageconfiguration(配置)描述层与层之间的连接关系以及实体与构造体之间关系。VHDL中的设计单元VHDL中的设计单元(可以独立编译)Library 库的概念STD库 -VHDL的标准库IEEE库 -VHDL的标准库的扩展面向ASIC的库-不同的工艺不同公司自定义的库普通用户自己的库库:库:数据的集合。内含各类包定义、实体、构造体等Library 库的概念用户自己的库 当您的VHDL文件被编译后,编译的结果储存在特定的目录下,这个目录的逻辑名称即Library,此目录下的内容亦即是这个Library的内容。Package 包的概念P
9、ackage(包)VHDL中的结构关系结构关系VHDL简介及其结构本讲结束下一讲:VHDL中的对象、操作符、数据类型第二讲、VHDL对象、操作符、数据类型通过本课的学习您可以了解以下几点1、VHDL 的基本类型2、如何在VHDL中定义类型3、VHDL 的信号定义4、如何在VHDL中对信号赋值5、VHDL中的操作符VHDL对象、操作符、数据类型对象object 对客观实体的抽象和概括VHDL中的对象有:1、Constant(常量)在程序中不可以被赋值 2、Variable(变量)在程序中可以被赋值(用“:=”),赋值后立即变化为新值。3、Signal(信号)在程序中可以被赋值(用“=”),但不立
10、即更新,当进程挂起后,才开始更新。VHDL对象、操作符、数据类型VHDL中的对象使用:variable x,y:integer;-定义了整数型的变量对象x,y constant Vcc:real;-定义了实数型的常量对象Vcc signal clk,reset:bit;-定义了位类型的信号对象clk,resetVHDL中的对象使用注意1、variable只能定义在process和subprogram(包括function和procedure)中,不可定以在其外部。2、signal不能定义在process和subprogram(包括function和procedure)中,只可定以在其外部。VH
11、DL对象、操作符、数据类型对象的属性 类似于其它面向对象的编程语言如VB、VC、DELPHI 用法格式用法格式:对象对象 属性属性 例例 子:子:clkevent -表明信号clk的event属性 常用的属性:Signal 对象的常用属性有:event:返回boolean值,信号发生变化时返回true last_value:返回信号发生此次变化前的值 last_event:返回上一次信号发生变化到现在变化的间隔时间 VHDL对象、操作符、数据类型Signal 对象的常用属性有:接上页delayed(时延值):使信号产生固定时间的延时并返回stable(时延值):返回boolean,信号在规定时
12、间内没有变化返回truetransaction:返回bit类型,信号每发生一次变化,返回值翻转一次例子:A=Bdelayed(10 ns);-B延时10ns后赋给A;if(BStable(10 ns));-判断B在10ns中是否发生变化VHDL对象、操作符、数据类型信号的event和last_value属性经常用来确定信号的边沿 属性应用例如:判断clk的上升沿if((clkevent)and(clk=1)and(clklast_value=0))then判断clk的下降沿if((clkevent)and(clk=0)and(clklast_value=1))thenVHDL 的基本类型1、b
13、it(位):0 和12、bit-Vector(位矢量):例如:001103、Boolean“ture”和“false”4、time 例如:1 us、100 ms,3 s5、character 例如:a、n、1、06、string 例如:“sdfsd”、”my design”7、integer 32位例如:1、234、-21342348、real 范围-1.0E38+1.0E38 例如:1.0、2.834、3.14、0.0VHDL 的基本类型9、natural 自然数 和 positive 正整数10、senverity level (常和assert语句配合使用)包含有:note、warnin
14、g、error、failure 以上十种类型是VHDL中的标准类型,在编程中可以直接使用。使用这十种以外的类型,需要自行定义或指明所引用的Library(库)和Package(包)集合VHDL 的基本类型例子一 VHDL 的基本类型和赋值例子二VHDL 的基本类型和赋值例子三 例子中信号Z有两个驱动A和B;Z必须定义为一种新的数据类型,否则Z将无法决定取值,语句视为非法。VHDL 的基本类型和赋值例子四VHDL 的基本类型和赋值例子五要点:赋值语句中的方向应和声明中的方向一样VHDL 的基本类型和赋值连接操作符-使用&VHDL 的基本类型和赋值集合操作-使用()VHDL 的基本类型和赋值集合操
15、作-采用序号VHDL 的基本类型和赋值集合操作-采用others在VHDL中定义自己的类型通用格式 TYPE 类型名 IS 数据类型定义 用户可以定义的数据类型枚举类型枚举类型enumberated、整数型整数型integer、实数型实数型real、数组类型数组类型array、纪录类型纪录类型record、时间类型时间类型time、文件类型文件类型file、存取类型存取类型access在VHDL中定义自己的类型枚举类型enumberated格式 type 数据类型名 is(元素,元素.);例子 type week is(sun,mon,tue,thu,fri,sat);type std_log
16、ic is(1,0,x,z);在VHDL中定义自己的类型整数类integer和实数类real格式 type 数据类型名 is 数据类型定义 约束范围;例子 type week is integer range 1 to 7;type current is real range-1E4 to 1E4 在VHDL中定义自己的类型数组类型array格式 type 数据类型名 is array 范围 of 元数据类型名例子 type week is array(1 to 7)of integer;type deweek is array (1 to 7)of week;在VHDL中定义自己的类型时间类
17、型time格式 type 数据类型名 is 范围 units 基本单位;单位;end units在VHDL中定义自己的类型时间类型例子 type time is range-1E18 to 1E18 units us;ms=1000 us;sec=1000 ms;min=60 sec;end units注意注意:引用时间时,有的编译器要求量量 与单位单位 之间应有一个空格如:1 ns;不能写为1ns;在VHDL中定义自己的类型纪录类型record格式 type 数据类型名 is recoerd 元素名:数据类型名;元素名:数据类型名;.end record;在VHDL中定义自己的类型纪录类型的
18、例子type order is record id:integer;date:string;security:boolean;end record;引用:signal flag:boolean;signal order1:order;order1=(3423,”1999/07/07”,true);flag=order1.security;IEEE 1164中定义的类型std_ulogic 是对位(bit)类型的扩展,只允许一个驱动源 IEEE 1164中定义的类型Std_logic同std_ulogic 一样有九个状态,允许一个或多个驱动源IEEE 1164中定义的类型Std_unlogic_
19、vector和std_logic_vectorIEEE 1164中定义的类型Std_unlogic、std_ulogic_vector std_logic_vector和 std_unlogic_vector 类型均定义在package(包)standard_logic_1164中在使用这四种类形时应加以说明,例如:library ieee;use ieee.std_logic_1164.all;注:standard_logic_1164位于IEEE库中类型使用例子例子一(声明使用的库和包)类型使用例子例子二 std_ulogic 和std_logic的区别类型使用例子练习一:下面那一个是正确
20、的3VHDL中的操作符分类 1、逻辑操作符 2、关系操作符 3、数学运算符VHDL中的操作符1、逻辑操作符有:VHDL中的操作符逻辑操作符的应用类型VHDL中的操作符逻辑操作符的应用例子VHDL中的操作符2、关系运算符有VHDL中的操作符关系运算符的应用ARRAY(数组)没有数字概念,数组“111”不等于7VHDL中的操作符3、数学运算符注意注意:上述运算符应用于 integer,real,time 类型,不能用于vector(如果希望用于vector,可以使用库IEEE的std_logic_unsigned包,它对算术运算符进行了扩展)VHDL中的操作符VHDL中的操作符应用要点 1、VHD
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