第5章--处理器总线时序和系统总线.ppt
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1、普通高等学校计算机教育“十三五”微机原理与接口技术(第微机原理与接口技术(第3版)版)周明德 张晓霞 兰方鹏 著式8086的引脚信号5.1内容导航CONTENTS5.28086处理器时序5.3系统总线1.4微型计算机的结构第五章 处理器总线时序和系统总线18086的两种组态的两种组态8086可以有最小和最大两种不同的组态。可以有最小和最大两种不同的组态。常用的是最大组态。要求有较强的驱动能力。此时常用的是最大组态。要求有较强的驱动能力。此时8086要通过一组总线控制器要通过一组总线控制器8288来形成各种总线来形成各种总线周期,控制信号由周期,控制信号由8288供给,如图供给,如图5-1所示。
2、所示。5.1 8086的引脚信号的引脚信号第五章 处理器总线时序和系统总线图图5-1 80865-1 8086的最大组态的最大组态第五章 处理器总线时序和系统总线性性 能能0 0(低)(低)0 00 0中断响中断响应应0 00 01 1读读I/OI/O端口端口0 01 10 0写写I/OI/O端口端口0 01 11 1暂暂停(停(HaltHalt)1 1(高)(高)0 00 0取指取指1 10 01 1读读存存储储器器1 11 10 0写存写存储储器器1 11 11 1无源无源表表5-15-1最大组态下的总线周期最大组态下的总线周期第五章 处理器总线时序和系统总线图图5-2 80865-2 8
3、086的引线的引线28086的引线的引线第五章 处理器总线时序和系统总线ADl5AD0(输入(输入/输出,三态)输出,三态)A19/S6、A18/S5、A17/S4、A16/S3(输出,三态)(输出,三态)BHE/S7(输出(输出)ALE(输出)(输出)DEN(输出)(输出)DT/R(输出)(输出)RD(输出,三态)(输出,三态)WR(输出)(输出)M/IO(输出)(输出)READY(输入)(输入)GND接地线。接地线。第五章 处理器总线时序和系统总线NMI(输入)(输入)INTR(输入)(输入)INTA(输出)(输出)HOLD(输入)(输入)HLDA(输出)(输出)CLK(输入)(输入)RE
4、SET(输入)(输入)TEST(输入)(输入)MN/MX(输入)(输入)GND和和Vcc电源引脚电源引脚第五章 处理器总线时序和系统总线S4S3含 义0(低)0当前正在使用ES01当前正在使用SS10当前正在使用CS,或者未用任何段寄存器11当前正在使用DS表5-3S4、S3的功能第五章 处理器总线时序和系统总线5.2 8086处理器时序处理器时序1时序的基本概念时序的基本概念执行一条指令所需要的行一条指令所需要的时间称称为指令周期指令周期(InstructionCycle)。每个总线周期通常包含每个总线周期通常包含4个个T状态(状态(Tstate),即图),即图5-3中的中的T1、T2、T3
5、、T4,每个,每个T状态是状态是8086中处理动作的最小单中处理动作的最小单位,它就是时钟周期(位,它就是时钟周期(ClockCycle)。)。虽然各条指令的然各条指令的指令周期有很大差指令周期有很大差别,但它,但它们仍然是由以下一些基本的仍然是由以下一些基本的总线周期周期组成的。成的。(1 1)存储器读或写)存储器读或写(2 2)输入输出端口的读或写)输入输出端口的读或写(3 3)中断响应)中断响应第五章 处理器总线时序和系统总线图图5-3 5-3 一个基本的指令周期时序图一个基本的指令周期时序图第五章 处理器总线时序和系统总线图图5-4 5-4 存储器读周期时序存储器读周期时序 第五章 处
6、理器总线时序和系统总线图图5-5 5-5 具有具有T Tw w状态的存储器读周期状态的存储器读周期第五章 处理器总线时序和系统总线28086的典型时序的典型时序下面所介绍的时序是以下面所介绍的时序是以8086工作在最大组态为基础的。工作在最大组态为基础的。在最大组态下,在最大组态下,8086的基本总线周期由的基本总线周期由4个个T状态组成。状态组成。在在T1状态时,状态时,8086发出发出20位地址信号,同时送出状态信位地址信号,同时送出状态信号号S0、S1、S2给给8288总线控制器。总线控制器。8288对对S0S2进进行译码,产生相应的命令的控制信号输出。首先,行译码,产生相应的命令的控制
7、信号输出。首先,8288在在T1期间送出地址锁存允许信号期间送出地址锁存允许信号ALE,将,将CPU输出的地址信输出的地址信息锁存至地址锁存器中,再输出到系统地址总线上。息锁存至地址锁存器中,再输出到系统地址总线上。第五章 处理器总线时序和系统总线T2状态,状态,8086开始执行数据传送操作。此时,开始执行数据传送操作。此时,8086内部内部的多路开关进行切换,将地址的多路开关进行切换,将地址/数据线数据线AD0AD15上的地址上的地址撤消,切换为数据总线,为读写数据作准备。撤消,切换为数据总线,为读写数据作准备。8288发出数据发出数据总线允许信号和数据发送总线允许信号和数据发送/接收控制信
8、号接收控制信号DT/允许数据收发器允许数据收发器工作,使数据总线与工作,使数据总线与8086的数据线接通,并控制数据传送的的数据线接通,并控制数据传送的方向。同样,把地址方向。同样,把地址/状态线状态线A16/S3A19/S6切换成与总线切换成与总线周期有关的状态信息,指示若干与周期有关的情况。周期有关的状态信息,指示若干与周期有关的情况。第五章 处理器总线时序和系统总线在在T3周期开始的时钟下降沿上,周期开始的时钟下降沿上,8086采样采样READY线。如线。如果果READY信号有效(高电平),则在信号有效(高电平),则在T3状态结束后进入状态结束后进入T4状态,在状态,在T4状态开始的时钟
9、下降沿,把数据总线上的数据读状态开始的时钟下降沿,把数据总线上的数据读入入CPU或写到地址选中的单元。在或写到地址选中的单元。在T4状态中结束总线周期。状态中结束总线周期。如果访问的是慢速存储器或是外设接口,则应该在如果访问的是慢速存储器或是外设接口,则应该在T1状态输状态输出的地址,经过译码选中某个单元或设备后,立即驱动出的地址,经过译码选中某个单元或设备后,立即驱动READY信号到低电平。信号到低电平。8086在在T3状态采样到状态采样到READY信号无信号无效,就会插入等待周期效,就会插入等待周期Tw,在,在Tw状态状态CPU继续采样继续采样READY信号;直至其变为有效后再进入信号;直
10、至其变为有效后再进入T4状态,完成数据传送,结状态,完成数据传送,结束总线周期。束总线周期。T4状态,状态,8086完成数据传送,状态信号完成数据传送,状态信号变为无操作的变为无操作的过渡状态。在此期间,过渡状态。在此期间,8086结束总线周期,恢复各信号线的结束总线周期,恢复各信号线的初态,准备执行下一个总线周期。初态,准备执行下一个总线周期。第五章 处理器总线时序和系统总线图图5-6 5-6 最大组态时存储器读周期时序最大组态时存储器读周期时序(1 1)存储器读周期和存储器写周期)存储器读周期和存储器写周期第五章 处理器总线时序和系统总线图图5-7 5-7 最大组态时存储器写周期时序最大组
11、态时存储器写周期时序 第五章 处理器总线时序和系统总线图图5-8 5-8 最大组态时的最大组态时的I/OI/O读写时序读写时序(2 2)I/OI/O读和读和I/OI/O写周期写周期第五章 处理器总线时序和系统总线 (3 3)空闲周期)空闲周期若若CPU不执行总线周期(不进行存储器或不执行总线周期(不进行存储器或I/O操作),操作),则总线接口执行空闲周期(一系列的则总线接口执行空闲周期(一系列的T1状态)。状态)。在这些空闲周期,在这些空闲周期,CPU在高位地址线上仍然驱动上一个在高位地址线上仍然驱动上一个机器周期的状态信息。机器周期的状态信息。若上一个总线周期是写周期,则在空转状态,若上一个
12、总线周期是写周期,则在空转状态,CPU在在ADl5AD0上仍输出上一个总线周期要写的数据,直至下一上仍输出上一个总线周期要写的数据,直至下一个总线周期的开始。个总线周期的开始。在这些空转周期,在这些空转周期,CPU进行内部操作。进行内部操作。第五章 处理器总线时序和系统总线(4 4)中断响应周期)中断响应周期当外部中断源,通过当外部中断源,通过INTR或或NMI引线向引线向CPU发出中断请求信发出中断请求信号时,号时,INTR线上的信号只有在标志位线上的信号只有在标志位IF=1(即(即CPU处在处在开中断)的条件下,开中断)的条件下,CPU才会响应。才会响应。CPU在当前指令执行在当前指令执行
13、完以后,响应中断。在响应中断时,完以后,响应中断。在响应中断时,CPU执行两个连续的执行两个连续的中断响应周期,如图中断响应周期,如图5-9所示。所示。在每一个中断响应周期,在每一个中断响应周期,CPU都输出中断响应信号都输出中断响应信号。在第一。在第一个中断响应周期,个中断响应周期,CPU使使ADl5AD0浮空。在第二个中浮空。在第二个中断响应周期,被响应的外设(或接口芯片),应向数据总断响应周期,被响应的外设(或接口芯片),应向数据总线输送一个字节的中断向量号,线输送一个字节的中断向量号,CPU把它读入后,就可以把它读入后,就可以在中断向量表上找到该设备的服务程序的入口地址,转入在中断向量
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