时序线路的分析.pptx
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1、1主要内容4.1 时序线路概述4.2 触发器的外特性4.3 时序线路的分析方法4.4 计算机中常用的时序线路第1页/共148页21.组合线路组合线路某一时刻的输出仅与该时刻的输入有关,而与以前各个时刻的输入无关。组合线路无“记忆”能力第2页/共148页32.时序线路时序线路在某一给定时刻的输出不仅取决于该时刻电路的输入,还取决于前一时刻电路的状态(有记忆能力)由触发器保存时序电路:时序电路:组合电路组合电路+触发器触发器电路的状态与电路的状态与时间时间顺序有关顺序有关第3页/共148页4时序线路框图时序线路的外部输入(输入变量)时序线路的 内部输入(存储元件的 状态输出函数)时序线路的外部输出
2、(输出函数)时序线路的内部输出(存储元件的控制函数)时钟信号未标出由一个至多个触发器组成时序线路第4页/共148页5时序线路逻辑表达式输出函数Z(tn)=F(X(tn),Y(tn)状态输出函数(特征表达式)Y(tn+1)=G(W(tn),Y(tn)控制函数W(tn)=H(X(tn),Y(tn)注:式中tn、tn+1表示相邻的两个离散时间现态或原状态次态或新状态第5页/共148页6时序线路的状态转换示例第6页/共148页7组合线路与时序线路的区别第7页/共148页8主要内容4.1 时序线路概述4.2 触发器的外特性4.3 时序线路的分析方法4.4 计算机中常用的时序线路第8页/共148页9触发器
3、概述触发器能够存储一位二进制信息的基本单元触发器特点1.有两个能够保持的稳定状态,分别用来表示逻辑0和逻辑1。2.在适当输入信号作用下,可从一种状态翻转到另一种状态;在输入信号取消后,能将获得的新状态保存下来。第9页/共148页10触发器概述(续)两大类触发器基本触发器时钟触发器:具有时钟脉冲输入端的触发器触发器具体分类按逻辑功能分:R-S触发器、D触发器、J-K触发器和T触发器按触发方式分:电位触发方式、边沿触发方式及主从触发方式第10页/共148页114.2.1 触发器的逻辑符号及外特性基本触发器RS触发器D触发器JK触发器T触发器第11页/共148页12又称为直接置位、复位触发器或双门触
4、发器1.基本触发器置0或复位端(低电平置0)置1或置位端(低电平置1)触发器的两个稳定状态Q:原端或1端Q:非端或0端第12页/共148页13基本触发器逻辑图由两个输入、输出交叉连接的与非门组成RD=1,SD=1,111010110101状态不变Q=1Q=0Qn+1=0,Qn+1=1Qn+1=1,Qn+1=0触发器在SD和RD作用下所建立的次态触发器的现态第13页/共148页14基本触发器逻辑图(续1)010101100101RD=0,SD=1RD低位将Q置0Qn+1=1,Qn+1=0Qn+1=0,Qn+1=1RD=1,SD=0SD低位将Q置1第14页/共148页15基本触发器逻辑图(续2)0
5、011RD=0,SD=0Qn+1不确定Qn+1=1,Qn+1=1第15页/共148页16特征函数表与特征表达式第16页/共148页17状态图与激励表n n两个圆圈表示触发器的两种可能状态“0”和“1”;n n箭头线表示触发器的状态改变途径:n n箭头线的根部为改变前的状态箭头线的根部为改变前的状态(即现态即现态)n n箭头线的头部为改变后的状态箭头线的头部为改变后的状态(即次态即次态);n n箭头线的旁注为导致状态改变的输入条件。激励表表示了要使触发器从现态Q变为次态Qn+1所需加的输入值,即把输入表示为现态及次态的函数。第17页/共148页182.RS触发器同步RS触发器在基本触发器的基础上
6、增加一个控制端CP,在其控制下,触发器的状态随输入变化。直接复位端(低电平置0)直接置位端(低电平置1)代码输入端代码输入端控制输入用的同步时钟脉冲第18页/共148页19同步RS触发器触发方式采用电位触发方式当触发器的同步控制信号CP为约定的逻辑电位时,触发器接收数据,此时输入数据的任何变化都会在输出端得到反映(一般是高电平触发);当CP为非约定状态时,触发器状态保持不变第19页/共148页20RS触发器的逻辑图00011R、S为任意值触发器保持原来状态,次态等于现态第20页/共148页21RS触发器的逻辑图(续1)111100110111011001第21页/共148页22RS触发器的逻辑
7、图(续2)1111100111001111保持原来状态不确定的状态第22页/共148页23特征函数表、状态图和激励表第23页/共148页24RS触发器特征表达式上表只表示出CP=1的情况第24页/共148页25同步RS触发器的评价优点结构简单实现了代码的可控输入。若把多个RS触发器的CP端连接在一起,便可在同一个CP时钟脉冲控制下,将各触发器的R、S代码同时送入相应触发器内。问题电平触发方式使其在CP脉冲宽度期间,若R、S端电位发生改变,触发器的状态也随之改变(空翻)为克服这一缺陷,可采用D触发器或JK触发器。第25页/共148页263.D触发器正边沿触发的D型触发器直接复位端(低电平置0)直
8、接置位端(低电平置1)代码输入端D=D1D2时钟脉冲第26页/共148页27边沿触发方式触发器只有在时钟输入CP的某一约定跳变(正跳变或负跳变)到来时,才接收输入数据。在CP=0及CP=1期间,输入数据的变化不会引起触发器输出状态的变化。此外,在时钟脉冲CP的非约定跳变来到时,触发器也不会接收输入数据。例如:正边沿触发的D触发器-“维持-阻塞”原理 负边沿触发的JK触发器第27页/共148页28D型触发器逻辑图0001111保持原来状态1111DDD11第28页/共148页29D型触发器逻辑图(续1)00011111111DDD11111DD 011010010 101100第29页/共148
9、页30D型触发器逻辑图(续2)00011101100第30页/共148页31D型触发器逻辑图(续3)11111101100011010010第31页/共148页32n n当RD=SD=1且CP=1时,D触发器的特征表达式QQn+1n+1=D=D,且,且D=DD=D1 1 D D2 2 特征函数表和特征表达式第32页/共148页33状态图、激励表和波形图第33页/共148页34D触发器在数字电路中,凡在CP时钟脉冲控制下,根据输入信号D情况的不同,具有置0、置1功能的电路,都称为D触发器。除了上面介绍的正边沿触发的D触发器外,还有同步脉冲D触发器(电位触发)第34页/共148页35边沿触发与电位
10、触发的比较对于边沿触发器,为了使数据可靠地被接收,其输入数据必须比使触发器接收数据的约定时钟跳变提前到达数据输入端。但输入数据在使触发器接收数据的约定时钟跳变来到后不久就可以撤除,不会使触发器状态改变。对于电位触发器,只要CP为约定电平,数据来到后就立即被接收;但如果输入数据在CP的约定电平期间撤除,触发器的状态也将随之改变。因此若要保持触发器状态不变,则输入数据就应使其延迟直到CP的约定电平消失后再撤除数据信号。第35页/共148页36边沿触发与电位触发的比较(续)电位触发器常用于数据可以迟到,不能早撤除的场合。边沿触发器常用于数据不能比时钟的约定跳变时间晚到,但可以早撤除的场合。第36页/
11、共148页37n由两个钟控R-S触发器构成nJ、K:输入nCP:时钟控制输入nRD、SD:异步置0、置1(不受CP限制)n、:输出4.JK触发器主-从J-K触发器钟控RS触发器2钟控RS触发器1第37页/共148页38主-从触发方式主-从触发方式的触发器,由两级电位触发器(主触发器和从触发器)串联而成。工作特点在时钟脉冲CP=1期间,主触发器接收数据(JQ和KQ)并翻转稳定;从触发器封锁(不改变状态)在负跳变来到时,主触发器封锁(不改变状态),从触发器将接收CP负跳变来到时主触发器的状态,并翻转稳定注意:不要与负边沿触发相混淆 边沿触发:只在CP电平变化时(负跳变),输出Q才变化。CP电平不变
12、时,输出Q不变。第38页/共148页39主-从J-K触发器工作原理J J K K QQ KQKQJQJQQQn+1n+10 00 00 00 00 0Q(0)Q(0)0 00 01 10 00 0Q(1)Q(1)0 01 10 00 00 0Q(0)Q(0)0 01 11 11 10 00 01 10 00 00 01 11 11 10 01 10 00 0Q(1)Q(1)1 11 10 00 01 11 11 11 11 11 10 00 0n n特征函数表n n令令R RD D=S=SD D=1;=1;CP=1CP=1第39页/共148页40特征函数表J JK KQQJQJQKQKQQQn
13、+1n+10 00 00 00 00 0Q(0)Q(0)0 00 01 10 00 0Q(1)Q(1)0 01 10 00 00 00 00 01 11 10 01 10 01 10 00 01 10 01 11 10 01 10 00 01 11 11 10 01 10 0Q(1)Q(1)1 11 11 10 01 1Q(0)Q(0)J JK KQQn+1n+10 00 0QQ0 01 10 01 10 01 11 11 1QQn nRD=SD=1;CP=1时的特征函数表第40页/共148页41完整的特征函数表(续)第41页/共148页42状态图、激励表和波形图第42页/共148页43JK触
14、发器在数字电路中,凡在CP时钟脉冲控制下,根据输入信号J、K情况的不同,具有置0、置1、保持和翻转功能的电路,都称为JK触发器。除了主-从JK触发器外,还有负边沿触发的JK触发器等。第43页/共148页445.T触发器把图4.14中的所有J端与K端连在一起,称之T端便构成了T触发器,逻辑符号如图4.17所示。第44页/共148页45T触发器特征函数表与特征表达式显然T触发器的特征函数表可由表4.9直接得到见表4.11,该表就是取消JK那两行的表4.9。RD=SD=1且CP=1时,T触发器的特征表达式:第45页/共148页46T触发器状态图和激励表第46页/共148页474.2.2 各类触发器的
15、相互演变实现各类触发器相互演变的关键在于建立组合线路的逻辑表达式,其输入变量为新触发器的输入,输出函数为旧触发器的输入。建立组合线路的逻辑表达式的方法方法1:通过新、旧触发器的特征表达式得到方法2:通过旧触发器的激励表及新触发器的特征函数表得到。第47页/共148页48方法1示例例1 用D触发器及与非门组成一个JK触发器。本例中新触发器:JK触发器 旧触发器:D触发器所以本例的解题关键在于建立一个组合线路,将JK触发器的输入作为其输入变量,并将组合线路的输出变量作为D触发器的输入。从而实现D触发器到JK触发器的转变。第48页/共148页49步骤1.画出JK触发器的框图按题意,该JK触发器由D触
16、发器演变而来,因此,必须把D输入改为J和K输入。这就需要设计一个组合线路,以实现J和K到D的变换。第49页/共148页50步骤2.确定D的逻辑表达式现在的问题是如何确定组合线路的逻辑表达式D=f(J,K,Q)已知D触发器的特征表达式为则要求建立的JK触发器的特征表达式为为将D触发器演变为JK触发器,必使 即第50页/共148页51步骤3.画出组合线路并构成JK触发器题意要求用与非门实现,故将 变换为“与非一与非”表达式第51页/共148页52方法2示例 例2 用RS触发器及与非门组成一个JK触发器。本例中新触发器:JK触发器 旧触发器:RS触发器所以本例的解题关键在于建立一个组合线路,将JK触
17、发器的输入作为其输入变量,并将组合线路的输出变量作为RS触发器的输入。从而实现RS触发器到JK触发器的转变。第52页/共148页53步骤1.画出JK触发器的组成框图设计一个组合线路,以实现J、K到R、S的变换第53页/共148页54步骤2.确定R和S的逻辑表达式现在的问题是如何确定R和S的逻辑表达式:R=f1(J,K,Q);S=f2(J,K,Q)已知RS触发器的特征表达式为要求建立的JK触发器的特征表达式为要从上两式中确定R和S的表达式是很困难的。因此可以采用方法2,利用JK触发器的特征函数表及RS触发器的激励表来确定这一表达式第54页/共148页55步骤2.确定R和S的逻辑表达式(续)J J
18、K KQQJQJQKQKQQQn+1n+10 00 00 00 00 0Q(0)Q(0)0 00 01 10 00 0Q(1)Q(1)0 01 10 00 00 0Q(0)Q(0)0 01 11 10 01 10 01 10 00 01 10 01 11 10 01 10 00 0Q(1)Q(1)1 11 10 0Q(1Q(1)Q(0)Q(0)Q(1)Q(1)1 11 11 1Q(0Q(0)Q(1)Q(1)Q(0)Q(0)卡诺图化简第55页/共148页56步骤3.画出组合线路并构成JK触发器第56页/共148页57小结实现各类触发器相互演变的关键在于建立组合线路的逻辑表达式,其输入变量为新触发
19、器的输入,输出函数为旧触发器的输入。建立组合线路的逻辑表达式的方法方法1:通过新、旧触发器的特征表达式得到方法2:通过旧触发器的激励表及新触发器的特征函数表得到。第57页/共148页58主要内容4.1 时序线路概述4.2 触发器的外特性4.3 时序线路的分析方法4.4 计算机中常用的时序线路第58页/共148页59时序线路分析概述时序线路分析就是指出给定时序线路逻辑功能时序线路的主要特点具有内部状态,随着时间顺序的推移和外部输入的不断改变,这一状态相应地发生变化。分析时序线路的关键确定线路状态的变化规律状态变化规律的描述次态表达式,状态转移表、状态表或状态图等第59页/共148页60时序线路的
20、分析步骤第60页/共148页61时序线路的分类时序线路按其状态的改变方式划分为同步时序线路:在同一个时钟脉冲控制下改变状态异步时序线路:在输入信号(脉冲或电位)控制下改变状态。时序线路按其输出与输入的关系划分米里型时序线路:输出Z不仅与线路的现态有关,而且与该时刻的输入有关。摩尔型时序线路输出Z仅与现态有关,而与该时刻的输入无关;或根本没有Z输出,就以线路的状态作为输出。第61页/共148页624.3.1 同步时序线路的分析举例例1 分析图4.24所示时序线路的逻辑功能。第62页/共148页63步骤1.分析线路的组成该线路由门电路和触发器组成,其中与非门和异或门组成一个组合线路,两个JK触发器
21、组成存储元件,故是一个时序线路。线路的输入x(外部输入)y2,y2,y1,y1(内部输入)线路的输出z(外部输出,即输出函数)J2,K2,J1,K1(内部输出,即控制函数)CP为时钟脉冲第63页/共148页64步骤2.列出输出函数及控制函数表达式由组合线路列出输出函数及控制函数表达式注意:在输出函数Z的表达式中省去了CP,因为它是建立触发器的次态所必需的。第64页/共148页65步骤3.建立触发器的次态表达式根据控制函数及触发器的特征表达式建立触发器的次态表达式。步骤2求出的控制函数为JK触发器的特征表达式为将控制函数代入JK触发器特征表达式可得Y2和Y1触发器的次态表达式第65页/共148页
22、66步骤3.建立触发器的次态表达式(续)上述两式表明,只要输入x及触发器的现态y2和y1一定,便可在CP脉冲的下跳沿时刻建立触发器的次态。因此,这两式描述了线路状态的变化规律。第66页/共148页67步骤4.建立时序线路状态表状态图根据触发器的次态表达式及输出函数,建立时序线路的状态表及状态图。首先,根据式(4.17)、(4.18)和式(4.15)建立表4.14所示的状态转移表。该表反映了时序线路的状态转换关系,故称它为状态转移表,也称为次态真值表。第67页/共148页68步骤4.建立时序线路状态表状态图(续)输入x的两种可能取值现态S的四种可能状态(0 0)(0 1)(1 0)(1 1)(y
23、2 y1)在相应的输入和现态下,在CP脉冲作用下所建立的次态Sn+1及产生的输出Z。输入x为0时,则每来一个CP脉冲,线路状态将沿着a-b-c-d-a的途径变化,且在由d变为a时产生一个“1”输出。输入x为1时,则每来一个CP脉冲,线路状态将沿着d-c-b-a-d的途径变化,且在由a变为d时产生一个“1”输出。第68页/共148页69步骤5.说明时序线路的逻辑功能 一般说,画出了线路状态图,便可知所要分析的时序线路有几个内部状态,它们是怎样转换的,在什么输入和现态下线路的输出为1(或0)在实际应用中,一个线路的输入和输出都有一定的物理含义。此时,应结合这些物理量的含义,进一步说明线路的具体功能
24、。第69页/共148页70步骤5.说明时序线路的逻辑功能(续1)本例中若已知输入x为一个电位控制信号,CP是一串要计数的连续脉冲,则由状态图可知,本例的时序线路是一个二进制可逆计数器。第70页/共148页71步骤5.说明时序线路的逻辑功能(续2)图中(a)表示输入x为低电位(x=0)时,计数器将由初态00开始累加计数。每来一个计数脉冲,计数器累加1,其变化为00-01-10-11。当计数器累加四个脉冲后,其状态由11变为00,并产生一个进位脉冲(Z=1)。图中(b)表示输入x为高电位(x=1)时,计数器将由初态11开始累减计数。每来一个脉冲,计数器累减1,其变化为11-10-01-00。当计数
25、器累减四个脉冲后,其状态由00变为11,并产生一个借位脉冲(Z=1)。第71页/共148页72步骤5.说明时序线路的逻辑功能(续3)这样我们把输入x称为加减控制信号,CP称为计数脉冲,z就是进位(x=0)或借位(x=1)信号。因此本例中的时序线路是一个在x控制下既能对CP脉冲累加计数,又能对CP脉冲累减计数的模4可逆计数器。第72页/共148页73步骤5.说明时序线路的逻辑功能(续4)第73页/共148页74例1小结本例线路是一个米里型的同步时序线路,因为该线路的状态是由同一个CP脉冲改变的,而且线路的输出不仅与现态有关,还与输入有关。第74页/共148页75示例2例2 分析图4.28所示时序
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