第6章电子电路故障资料.ppt
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1、第六章第六章 可测性设计可测性设计(DFT+BIST)重要性重要性现代数字系统的现代数字系统的零故障概念:零故障概念:MTBF,MTTR 零故障零故障利用测试技术已难以解决,从利用测试技术已难以解决,从而提出了可测性设计问题!而提出了可测性设计问题!电子科大电子科大可测性设计的概念可测性设计的概念u可测性设计:可测性设计:DFT(Design for Testability)u基本思想:将测试的思想加入电路的设计当中。基本思想:将测试的思想加入电路的设计当中。u方法:直接对电路硬件组成单元进行测试;降方法:直接对电路硬件组成单元进行测试;降低测试的复杂性低测试的复杂性;改进其可控制性和可观察性
2、;改进其可控制性和可观察性;添加自检测模块,使测试具有智能化和自动;添加自检测模块,使测试具有智能化和自动化化。电子科大电子科大可测性设计的概念可测性设计的概念电子科大电子科大可测性设计的概念可测性设计的概念u目标:目标:1.无冗余逻辑;无冗余逻辑;2.增加可控制性和可观察性;增加可控制性和可观察性;3.使测试生成更容易使测试生成更容易;4.提高测试质量提高测试质量;5.减少对原始电路的影响。减少对原始电路的影响。电子科大电子科大可测性设计的重要性可测性设计的重要性电子科大电子科大可测性设计的重要性可测性设计的重要性u因此,提出可测性设计问题:因此,提出可测性设计问题:在在VLSI及系统设计时
3、,就必须考虑系统测试的可能性和方便性;及系统设计时,就必须考虑系统测试的可能性和方便性;采用可测性设计后,可大大降低测试费用。例如,削减采用可测性设计后,可大大降低测试费用。例如,削减4/5测试测试成本,取得上千万美元的效益;成本,取得上千万美元的效益;系统可靠性提高,高质量系统;系统可靠性提高,高质量系统;已有已有IEEE-1149标准(标准(BST););实现零故障;实现零故障;u美国规定无可测性设计的产品不许生产!美国规定无可测性设计的产品不许生产!电子科大电子科大可测性设计的重要性可测性设计的重要性u成果列表:成果列表:电子科大电子科大十几个相关博士课题;十几个相关博士课题;国内外期刊
4、发表相关文国内外期刊发表相关文章章100多篇多篇可测性设计的重要性可测性设计的重要性电子科大电子科大边界扫描测试系统示意图边界扫描测试系统示意图二二.可测性设计基础可测性设计基础输输入入测测试试矢矢量量输输出出响响应应矢矢量量可测性设计的基本模型可测性设计的基本模型可测性设计的基本模型可测性设计的基本模型被测被测系统系统电子科大电子科大可测性设计的方法可测性设计的方法电子科大电子科大可测性设计可测性设计的主要的主要方法方法针对电路的专门设计方法针对电路的专门设计方法(ad-hoc)扫描设计方法扫描设计方法 内建自测试内建自测试(Built-In Self-Test)可测性设计的方法可测性设计的
5、方法针对电路的专门设计方法(针对电路的专门设计方法(ad-hoc):u专门测试设计是针对某一特定的电路,对其进行修改,专门测试设计是针对某一特定的电路,对其进行修改,使其便于测试。常用的方法有:大型序列电路的分块使其便于测试。常用的方法有:大型序列电路的分块方法,增加测试点,加入多路选择器和提供状态复位方法,增加测试点,加入多路选择器和提供状态复位等。等。u专门测试设计是设计者长年设计积累的设计技巧,对专门测试设计是设计者长年设计积累的设计技巧,对于解决复杂电路的测试还是相当有效的。于解决复杂电路的测试还是相当有效的。电子科大电子科大可测性的测度可测性的测度u可测性测度的定义可测性测度的定义:
6、可测性测度是表征可测性测度是表征系统可测试性难易程度的一个系统可测试性难易程度的一个量量;u可测性测度分:可测性测度分:可控制性:可控制性:输入端对系统内指定点的输入端对系统内指定点的控制能力;控制能力;cc0(n)-组合电路组合电路n点点0的可控制性;的可控制性;cc1(n)-组合电路组合电路n点点1的可控制性;的可控制性;sc0(n)-时序电路时序电路n点点0的可控制性;的可控制性;sc1(n)-时序电路时序电路n点点1的可控制性;的可控制性;可观测性:可观测性:输出端对系统内部指定点输出端对系统内部指定点的观测能力;的观测能力;co(n)-组合电路组合电路n点点的可观测性;的可观测性;s
7、o(n)-时序电路时序电路n点的可点的可观测观测性;性;输入端输入端输出端输出端uVLSI或系统或系统VLSI或系统或系统n电子科大电子科大系统可测性计算系统可测性计算u系统可控制性的计算系统可控制性的计算从原始输入端从原始输入端-电路描述电路描述-单元可控单元可控制性计算;制性计算;u系统可观测性计算系统可观测性计算从原始输出端从原始输出端-电路描述电路描述-单元可观单元可观测性计算;测性计算;u系统可测性计算系统可测性计算-累加累加cc(n),co(n),sc(n),so(n);u判断:判断:如果如果 cc(n),sc(n)很大,则很大,则n点不可控;点不可控;如果如果 co(n),so(
8、n)很大,则很大,则n点不可测;点不可测;应改善电路设计,或增加测试点或控制点应改善电路设计,或增加测试点或控制点u显然,要对一个系统全部节点进行计算是显然,要对一个系统全部节点进行计算是很麻烦的。美国很麻烦的。美国sandia国家实验室研制了国家实验室研制了SCOAP可测性分析软件,作为可测性分析软件,作为CAD的一的一个部分,很有用。个部分,很有用。uTERADYNE(泰瑞达泰瑞达)的可测性设计系统及的可测性设计系统及软件软件:BST:VICTORY;功能测试:功能测试:l323,l393,9000系列;系列;组合电路测试:组合电路测试:L321,L353,8800系列系列;超大规模集成测
9、试系统:超大规模集成测试系统:J750最高测试速率:最高测试速率:100MHz通道数:通道数:64ch-1024ch;过程测试:过程测试:Z1803,Z1880;测试程序开发:测试程序开发:LASAR;uMantech,Praxa;uTexas,compaq;电子科大电子科大可测性的测度可测性的测度电子科大电子科大可测性改善设计可测性改善设计算法流程算法流程逻辑功能设计逻辑功能设计可测性计算可测性计算可测性限值判断?可测性限值判断?改善设计改善设计结束结束超限超限例:一电路共例:一电路共19个节点,个节点,累计累计cc(I)=166 而而cc(8)=35,差!,差!在该处插入与门,在该处插入与
10、门,则,则,cc(8)=2 累计累计cc(I)=133,得到改进!得到改进!例图(略)电子科大电子科大可测性设计的基本方法可测性设计的基本方法u简易可测性设计简易可测性设计增加测试点和必要的输入点;增加测试点和必要的输入点;提高时序系统的初始状态的能力;提高时序系统的初始状态的能力;隔离冗余电路;隔离冗余电路;断开逻辑的反馈线;断开逻辑的反馈线;隔离内部时钟(控制外部时钟);隔离内部时钟(控制外部时钟);u改善可测性设计改善可测性设计u结构可测性设计结构可测性设计电平灵敏设计;电平灵敏设计;扫描通路设计;扫描通路设计;扫描扫描/置入逻辑设计;置入逻辑设计;随机存取扫描设计;随机存取扫描设计;随
11、机存取扫描设计;随机存取扫描设计;Reed-Muller结构等;结构等;u内测试设计内测试设计伪随机码发生器;伪随机码发生器;信号特征分析器;信号特征分析器;边缘扫描测试边缘扫描测试基本结构基本结构被测被测VLSI或系统或系统系统输入系统输入系统输出系统输出测试附测试附加输入加输入测试附测试附加输出加输出电子科大电子科大可测性设计的方法可测性设计的方法扫描测试技术扫描测试技术 电子科大电子科大可测性设计的方法可测性设计的方法扫描测试技术:扫描测试技术:u扫描设计类型 全扫描全扫描(Full Scan)部分扫描部分扫描(Partial Scan)其他类型其他类型电子科大电子科大可测性设计的方法可
12、测性设计的方法n 全扫描技术就是将电路中所有的触发器用可扫描触全扫描技术就是将电路中所有的触发器用可扫描触发器替代,使得所有的触发器在测试的时候链接成一发器替代,使得所有的触发器在测试的时候链接成一个移位寄存器链,称为扫描链。个移位寄存器链,称为扫描链。n全扫描技术可以显著的减少测试生成的复杂度和测试全扫描技术可以显著的减少测试生成的复杂度和测试费用,但这是以牺牲芯片面积和降低系统速度为代价费用,但这是以牺牲芯片面积和降低系统速度为代价的。的。电子科大电子科大可测性设计的方法可测性设计的方法n部部分分扫扫描描的的方方法法是是只只选选择择一一部部分分触触发发器器构构成成扫扫描描链链,降降低低了了
13、扫扫描描设设计计的的芯芯片片面面积积开开销销,减减少少了了测测试试时时间间。其其关关键键技技术术在在于于如如何何选选择择触触发发器器。对对部部分分扫扫描描技技术术的的研研究究主主要要在在于于如如何何减减少少芯芯片片面面积积、降降低低对对电电路路性性能能的的影影响,提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。响,提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。n边边界界扫扫描描技技术术是是各各IC制制造造商商支支持持和和遵遵守守的的一一种种扫扫描描技技术术标标准准,起起先先主主要要用用于于对对印印刷刷电电路路板板的的测测试试,它它提提供供一一个个标标准准的的测测试试接接口口简简化
14、化了了印印刷刷电电路路板板的的焊焊接接质质量量测测试试。它它是是在在IC的的输输入入输输出出端端口口处处放放置置边边界界扫扫描描单单元元,并并把把这这些些扫扫描描单单元元依依次次连连成成扫扫描描链链,然然后后运运用用扫扫描描测测试试原原理理观观察察并并控控制制芯芯片边界的信号。边界扫描技术也可用于对系统芯片进行故障检测片边界的信号。边界扫描技术也可用于对系统芯片进行故障检测 电子科大电子科大扫描结构类型 多路选择触发器扫描(Multiplexed Flip-Flop Scan)时钟型扫描(Clocked Scan)LSSD扫描(Level-Sensitive Scan Design)可测性设计
15、的方法可测性设计的方法电子科大电子科大扫描结构类型扫描结构类型 多路选择触发器扫描多路选择触发器扫描(Multiplexed Flip-Flop Scan)时钟型扫描时钟型扫描(Clocked Scan)LSSD扫描扫描(Level-Sensitive Scan Design)可测性设计的方法可测性设计的方法n多路选择器型的触发器多路选择器型的触发器电子科大电子科大可测性设计的方法可测性设计的方法n专用时钟扫描单元专用时钟扫描单元 电子科大电子科大电平敏感扫描设计电平敏感扫描设计 电平敏感扫描(电平敏感扫描(LSSD扫描设计,扫描设计,Level Sensitive Scan design)单
16、元有)单元有3种方式:单锁存器、双锁存器、专用种方式:单锁存器、双锁存器、专用时钟控制锁存器时钟控制锁存器:n单锁存单锁存LSSD:增加了一个数据输入端、两个时钟输入端 电平敏感扫描设计电平敏感扫描设计u单锁存器单锁存器LSSD的特征是:的特征是:a)对电路性能的影响可以忽略;对电路性能的影响可以忽略;b)较高的面积代价。用一个较高的面积代价。用一个LSSD单元替换一个简单单元替换一个简单 的锁存器的锁存器将会增加将会增加100或者更多时序逻辑的面积。增加的主测试时钟和或者更多时序逻辑的面积。增加的主测试时钟和从测试时钟也增加了布线的面积(与多路选择器型的触发器扫从测试时钟也增加了布线的面积(
17、与多路选择器型的触发器扫描类型相比);描类型相比);c)支持带有异步复位和清零端的锁存器;支持带有异步复位和清零端的锁存器;电平敏感扫描设计电平敏感扫描设计n双锁存器双锁存器LSSD:电平敏感扫描设计电平敏感扫描设计n双锁存器双锁存器LSSD:a)对电路性能的影响可以忽略;对电路性能的影响可以忽略;b)较低的面积增加量(较低的面积增加量(15%-30%););c)支持具有异步复位和清零端的锁存器;支持具有异步复位和清零端的锁存器;电平敏感扫描设计电平敏感扫描设计n专用时钟控制的专用时钟控制的LSSD:电平敏感扫描设计电平敏感扫描设计u专用时钟控制的专用时钟控制的LSSD:a)对电路性能的影响可
18、以忽略对电路性能的影响可以忽略b)中等的面积开销。一个扫描单元的面积比基本的触发中等的面积开销。一个扫描单元的面积比基本的触发器增加器增加40%-80%。布线面积也会因为两个测试时钟。布线面积也会因为两个测试时钟的加入而有所增加。的加入而有所增加。边缘扫描测试(边缘扫描测试(BST)基本结构)基本结构边缘扫描测试边缘扫描测试(BST-Boundary Scan Test);u结构:结构:标准四总线结构:标准四总线结构:TDI-数据输入端;数据输入端;TDO-数据输出端;数据输出端;TMS-测试方式选择输入端;测试方式选择输入端;TCK-测试时钟输入端;测试时钟输入端;边缘扫描寄存器(边缘扫描寄
19、存器(BSR)测试数据移位寄存器测试数据移位寄存器辅助寄存器(器件识别,旁路)辅助寄存器(器件识别,旁路)指令寄存器指令寄存器控制器控制器多路转换器多路转换器结构结构边缘扫描寄存器边缘扫描寄存器多路转换器多路转换器控制器控制器旁路旁路器件识别器件识别指令寄存器指令寄存器多多路路转转换换器器数数据据寄寄存存器器TDOTCKTMSTDI系统逻辑系统逻辑IC电子科大电子科大边缘扫描测试(边缘扫描测试(BST)基本结构)基本结构TCK核心逻辑核心逻辑测试互连线TDOTDITDO管脚TAP控制器TAP控制器JTAG测试仪TMSTDI边界扫描基本体系结构边缘扫描测试(边缘扫描测试(BST)基本结构)基本结
20、构边缘扫描测试(边缘扫描测试(BST)基本结构)基本结构边缘扫描测试(边缘扫描测试(BST)基本结构)基本结构边缘扫描测试(边缘扫描测试(BST)基本结构)基本结构边缘扫描测试(边缘扫描测试(BST)基本结构)基本结构 EP2C5Q208边界扫描测试代码边界扫描测试代码int main()/调用提供的动态链接库函数,验证动态链接库是否链接正确调用提供的动态链接库函数,验证动态链接库是否链接正确 if(test(0 x0202)!=0 x0202)printf(动态链接库链接失败动态链接库链接失败n);return 0;out_buf0=0;out_buf1=0;in_buf0=0;in_buf
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