四位数字频率计实验报告.pdf
《四位数字频率计实验报告.pdf》由会员分享,可在线阅读,更多相关《四位数字频率计实验报告.pdf(7页珍藏版)》请在得力文库 - 分享文档赚钱的网站上搜索。
1、 数字逻辑电路大型实验报告 姓 名 指导教师 专业班级 学 院 信息工程学院 提交日期 一、实验目的 学习用 FPGA 实现数字系统的方法 二、实验内容 1FPGA,Quartus II 和 VHDL 使用练习 2四位数字频率计的设计 三、四位数字频率计的设计 1工作原理 当系统正常工作时,8Hz 信号测频控制信号发生器进行信号的变换,产生计数信号,被测信号通过信号整形电路产生同频率的矩形波,送入计数模块,计数模块对输入的矩形波进行计数,将计数结果送入锁存器中,保证系统可以稳定显示数据,显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。在数码显示管上
2、可以看到计数结果。工作原理图如下:2设计方案 lock 模块(锁存器模块):输入 clk 模拟锁存信号,dd 模拟十进制计数器结果;输出 qq 的对应显示表明计数结果成功锁存 Consignal 模块(控制信号产生模块):上为 8Hz 时是仿真结果:输入为 clk 8Hz 时钟信号(模拟);输出分别为 clr 清零信号、cs 片选信号(闸门信号)和 lock 锁存信号 下为随意一频率的仿真结果 decoder 模块(译码模块):输入 din(未展开):锁存的计数结果,四位二进制数(0000 和 1111);输出 led7s(未展开):7 段显示译码,共阳极输出。输入 din(未展开):锁存的计
3、数结果,十进制(0000-1001);输出 led7s(未展开):7 段显示译码,共阳极输出。5项目处理(1)器件选定 每个 VHD 文件经过置顶编译仿真后,通过“File-Create/Update-Create Symbol Files for Current File”生成模块符号,在顶层原理图中调用 (2)管脚锁定 “Assignment-Pins”,在 Location 中输入 DEII 对应管脚名。(3)编程下载“Tools-Programmer”,将“Handware Setup”中“Handware Setting”中双击“USB-Blaster”,并将编程模式确定为“JTAG
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 数字频率计 实验 报告
限制150内