数字集成电路电路设计全解.ppt
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1、邓军勇邓军勇029-85383437第第2 2章章 电路图基础电路图基础CMOS集成电路版图集成电路版图-概念、方法与工具概念、方法与工具3/7/20231CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心第第2章章 电路图基础电路图基础2.12.22.32.42.5 MOS晶体管传输门逻辑门理解电路图的连接关系基本电学定律3/7/20232CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.1 MOS 晶体管晶体管CMOS导通条件导通条件阈值损失阈值损失3/7/20233CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.
2、1 MOSFET Structure3/7/20234CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心MOSFET Structure3/7/20235CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NMOS and PMOS with Well3/7/20236CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心导通条件导通条件3/7/20237CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心NMOS单管开关单管开关3/7/20238CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心
3、中心PMOS单管开关单管开关3/7/20239CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS开关开关RETURN3/7/202310CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2 逻辑门(逻辑门(Gate)逻辑门可以直接或者组合形成布尔逻辑函逻辑门可以直接或者组合形成布尔逻辑函数。几乎任何布尔逻辑都可以由单个逻辑数。几乎任何布尔逻辑都可以由单个逻辑门实现,但通常并不这样做。门实现,但通常并不这样做。反相器与非门或非门复合逻辑门3/7/202311CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.1
4、反相器反相器inOut01103/7/202312CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.2 两输入与非门(两输入与非门(NAND2)In1In2Out0010111011103/7/202313CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.3 两输入或非门(两输入或非门(NOR2)In1In2Out0010101001103/7/202314CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门同一个组合逻辑可以用不同的电路来实现设计原则包含的门数及管数尽可能的
5、少包含的门数及管数尽可能的少门的连接关系尽量简单门的连接关系尽量简单多用反相门(多用反相门(NAND、NOR等),少用同相门等),少用同相门(AND、OR等)等)设计目标减少芯片面积减少芯片面积降低芯片成本降低芯片成本缩短互连线缩短互连线提高传输速度提高传输速度3/7/202315CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门3/7/202316CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门P管:并与串或管:并与串或N管:串与并或管:串与并或S1S2VDDY3/7
6、/202317CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门3/7/202318CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门3/7/202319CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.2.4 CMOS复合逻辑门复合逻辑门异或门异或门同或门同或门3/7/202320CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.3 传输门传输门ABOUT00弱弱 001010X11000101110X11弱弱 1IN
7、00001111应用多路选择器多路选择器异或门、同或门异或门、同或门运算电路(如加法器)运算电路(如加法器)时序部件时序部件3/7/202321CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.3 利用传输门实现异或逻辑利用传输门实现异或逻辑3/7/202322CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XOR的镜像电路3/7/202323CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XOR的镜像电路电路对称版图结构对称3/7/202324CMOS集成电路版图集成电路版图
8、西安邮电学院西安邮电学院ASIC中心中心镜像电路镜像电路 实现XNOR的镜像电路镜像电路实现3/7/202325CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS结构nMOS 逻辑电路用逻辑电路用1个个pFET为负载为负载3/7/202326CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS反相器:输出低电平3/7/202327CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS反相器:实例3/7/202328CMOS集成电路版图集成电
9、路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS NAND2/NOR23/7/202329CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS AOI3/7/202330CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心准准nMOS电路电路 准nMOS特点优点优点电路简单,需要电路简单,需要FET数少,占用芯片面积少数少,占用芯片面积少 CMOS门:门:N个输入需要个输入需要2N个个FET 准准nMOS门:门:N个输入需要个输入需要N+1个个FET适用于版图面积受限或者扇入很大或者速度要求较
10、快的场合适用于版图面积受限或者扇入很大或者速度要求较快的场合缺点缺点低电平低电平VOL与与pFET和和nFET的尺寸比有关(有比逻辑)的尺寸比有关(有比逻辑)存在静态功耗(输出低电平时,存在静态功耗(输出低电平时,pFET与与PDN形成导电通道)形成导电通道)3/7/202331CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心动态动态CMOS电路电路 基本结构预充电管:提供输出高电平时钟信号:控制电路的工作并实现同步求值控制管:保证预充电期间无静态功耗实现逻辑操作输出电容:包括结电容、扇出门输入电容和布线电容,保持预充电电平3/7/202332CMOS集成电路版图集成电
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- 数字集成电路 电路设计
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