FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验.pdf
《FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验.pdf》由会员分享,可在线阅读,更多相关《FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验.pdf(2页珍藏版)》请在得力文库 - 分享文档赚钱的网站上搜索。
1、.实验一、原理图输入与仿真及由原理图生成元器件模块实验 一、实验容 1、完成所给原理图的设计输入。2、对已完成的原理图进展Verilog 转换和仿真测试。3、学习观察器件下级原理图及由原理图生成模块的方法。二、一位全加法器的原理图设计输入、仿真测试及Verilog 转换。图 1.1 全加器原理图 表 11 A B Cin Sum Cout 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 1 1 1 0 1 1 1 1)新建一个工程名为 LAB 工程,点击菜单 ProjectNew Source,选择添加类型为 Schematic参见图 1.2图 1.4,完成如图 1.1 原理图
2、的设计输入。图 1.2 创立新工程 图 1.3 设置工程属性 图 1.4 新建原理图输入 2)添加测试代码,新建用*ST 或 ModelSim Simulator 进展仿真测试参见图1.5图 1.9,将仿真结果填入一位全加法器真值表 11 中。图 1.5 添加测试模块 图 1.6 关联被测试模块 图 1.7 添加鼓励测试代码 图 1.8 检查语法后点击仿真 图 1.9 仿真结果 3)确认工程的属性中 preferred language 为 Verilog,利用生成器将原理图转换为 Verilog 描述的语言。如图 1-10 所示 图 1.10 4)将原理图转换为 symbol,以便能在其他原理图中使用。如图 1-11 所示.图 1.11 三、新建一个原理图文件p,在原理图中插入生成的图标myadder 如图 1.12。图 1.12 四、选中 myadder 模块,按下 push 按钮,即可查看该模块的下级原理图如图 1.13。图 1.13 五、参照以上步骤,在 p 中完成图 1.14 的二位比拟器原理图的设计输入。并进展仿真测试及 Verilog 转换,并将仿真结果填入表 1-2。表 12 A 与 B 的关系 Q 值 AB AB A=B 图 1.14
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- FPGA 实验 原理图 输入 仿真 生成 元器件 模块
限制150内