《数字电路逻辑设计第四章精品文稿.ppt》由会员分享,可在线阅读,更多相关《数字电路逻辑设计第四章精品文稿.ppt(55页珍藏版)》请在得力文库 - 分享文档赚钱的网站上搜索。
1、数字电路逻辑设计第四章1第1页,本讲稿共55页 第4章 组合逻辑电路 组合逻辑电路设计 组合逻辑电路分析 本章重点 2第2页,本讲稿共55页数 字 系 统逻 辑 电 路组合逻辑电路组合逻辑电路时序逻辑电路3第3页,本讲稿共55页组合逻辑电路的特点 结构特点:基本上由门电路组成;只有从输入端到输出端的直接通路,而没有从输出端到输入端的反馈回路;电路中不包含具有记忆功能的存储元件 逻辑特点:任何时刻电路的输出仅仅取决于该时刻的输入信号,而与这一时刻输入信号作用之前电路原来所处的状态无关 4第4页,本讲稿共55页组合逻辑电路的一般框图描述 组 合 逻辑 电 路x1x2xnZ1Z2ZnZ1f1(x1,
2、x2,xn)Z2f2(x1,x2,xn)Znfn(x1,x2,xn)5第5页,本讲稿共55页 4.1 组合逻辑电路分析 分析目的-根据给定逻辑电路,找出该电路的逻辑功能 组合逻辑电路分析是建立在逻辑代数基础上的,大部分分析步骤与逻辑函数的运算、化简和变换有关;常见的典型组合逻辑电路有:编码器、译码器、数据选择/分配器、全加器、数值比较器、奇偶产生/校验器等6第6页,本讲稿共55页组合逻辑电路分析例ABABA BABF11 1 1 1(真值表略)异或逻辑 4.1 组合逻辑电路分析 7第7页,本讲稿共55页 4.1 组合逻辑电路分析 组合逻辑电路分析的一般步骤逻 辑 图 逐级写出输出表达式化简和变
3、换列真值表概括电路逻辑功能8第8页,本讲稿共55页组合逻辑电路分析例&ABF11ABABA B(真值表略)同或逻辑4.1 组合逻辑电路分析 9第9页,本讲稿共55页1 1 0 11 0 0 1+)加数 10第10页,本讲稿共55页1 1 0 11 0 0 1+)0 1 加数和进位11第11页,本讲稿共55页1 1 0 11 0 0 1+)1 0 0 1 加数和进位12第12页,本讲稿共55页1 1 0 11 0 0 1+)1 1 0 0 0 1 加数和进位13第13页,本讲稿共55页1 1 0 11 0 0 1+)0 1 1 01 0 0 1 加数和进位14第14页,本讲稿共55页1 1 0
4、11 0 0 1+)1 0 1 1 01 0 0 1 加数和进位15第15页,本讲稿共55页1 1 0 11 0 0 1+)1 0 1 1 01 0 0 1 加数和进位逢二进一 各位相加时实际上是两个加数和低位来的进位三个数相加 各位加法运算产生的结果都是本位和和向高位的进位16第16页,本讲稿共55页 4.1.1 半加器 加法运算规律:1 1 0 11 0 0 1+)1 0 1 1 01 0 0 1 加数和进位逢二进一 各位相加时实际上是两个加数和低位来的进位三个数相加 各位加法运算产生的结果都是本位和和向高位的进位17第17页,本讲稿共55页 4.1.1 全加器 半加运算和半加器 仅仅是两
5、个加数相加求和,不考虑低位进位,称为半加运算。半加运算产生“半加和”和“半加进位”,半加运算是一种过渡性的不完整加法运算。能完成半加运算的电路称为半加器18第18页,本讲稿共55页半加器A BSCO0000011010101101 列出半加运算的真值表,进而得出半加器的逻辑函数表达式和逻辑图&=1ABSCOABSCO半加器逻辑符号 4.1.1 全加器 19第19页,本讲稿共55页ABCI=1=1&FCO20第20页,本讲稿共55页ABCI=1=1&FCO21第21页,本讲稿共55页ABCI=1=1&FCO22第22页,本讲稿共55页ABCI=1=1&FCO23第23页,本讲稿共55页ABCI=
6、1=1&FCO24第24页,本讲稿共55页ABCI=1=1&FCO25第25页,本讲稿共55页CIABFCO000000011001010011011001010101110011111126第26页,本讲稿共55页CIABFCO0000000110010100110110010101011100111111两个加数和低位来的进位相加求和的运算,称为全加运算。27第27页,本讲稿共55页全加器 全加器的真值表CIi-1AiBiFiCOi0000000110010100110110010101011100111111全加器的表达式一位全加器的逻辑符号CICO 4.1.1 全加器 28第28页,本
7、讲稿共55页逐位进位全加器B1A1F1CICOB2A2F2CICOB3A3F3CICOCIB0A0F0CO 四个一位全加器构成4位逐位进位加法器,由于逐级运算需要消耗许多时间,因此运算速度较慢,实用的全加器是超前进位全加器 4.1.1 全加器 29第29页,本讲稿共55页超前进位全加器 在超前进位全加器中,只需经历较少级数门的延迟时间获得各位的进位信号,几乎同时完成全加,输出全加和和向更高位的进位信号。常用的中规模超前进位全加器集成电路有:CT54/74283,CT54S/74283,CT54LS/74LS283,CC4008等 4.1.1 全加器 30第30页,本讲稿共55页&1111B4
8、A3A4B3 A2B2A1B1CI1&111CO4F4F3F2F1Y3X3Y4X4Y2Y1X2X1&1111111=1=1=1=14位超前进位全加器CT54/74283逻辑图31第31页,本讲稿共55页030303PQCICO4位全加器逻辑符号32第32页,本讲稿共55页减法电路减法电路全减器全减器0101110101)01010AnBnDnC*n为为n位向位向n+1位的借位位的借位C*n-1为为n-1位向位向n位的借位位的借位33第33页,本讲稿共55页AnBnC*n-1&=1=1&1DnC*nP-QP-QBOPQBIAnBnC*n-1DnC*n逻辑符号逻辑符号34第34页,本讲稿共55页
9、4.1.2 编码器 赋予每个二元码序列一个固定的含义,称为编码。能够实现编码操作的电路称为编码器。编码器的作用是将一系列信号状态转换成二进制代码 如果需要编码的信息量是N,二进制代码的码长是 n 位,则应满足关系:2n N 2n1 常见的编码器有二进制编码器和二十进制(BCD)编码器35第35页,本讲稿共55页优先编码器(HPRI/BIN)优先编码器能首先对输入进行优先排序,仅仅对优先级别最高的输入编码,而对其它输入不作任何响应。(以下介绍的优先编码器是以输入端的下标编号数值最大的优先级别最高)常用中规模的优先编码器有:8线3线优先编码器CT54/74148、CT54LS/74LS148、CC
10、4532,10线4线优先编码器CT54/74147、CT54LS/74LS147、CC40147等 4.1.2 编码器 36第36页,本讲稿共55页111111111111&1111IN0(10)IN1(11)IN2(12)IN3(13)IN4(1)IN5(2)IN6(3)IN7(4)ST(5)YS(15)YEX(14)Y0(9)Y1(7)Y2(6)18线3线优先编码器逻辑图CT54/7414837第37页,本讲稿共55页8线3线优先编码器G3G2G1&38第38页,本讲稿共55页逻辑函数表达式逻辑函数表达式39第39页,本讲稿共55页输 入输 出STIN0IN1IN2IN3IN4IN5IN6
11、IN7Y0Y1Y2YEXYS111111011111111111100000001001001010011010010011101101001111100010011111101010011111111001001111111111018线3线优先编码器CT54/74148真值表 4.1.2 编码器 40第40页,本讲稿共55页优先编码器 CT54/74148IN0IN 7 编码输入端 ;低电平输入有效Y0Y2 编码输出端 ;反码输出ST 选通输入端 ;低电平有效,当ST0 时本片可编码,当ST1时本片不编码YS 选通输出端 ;当本片编码时 YS 1 当本片不编码时 YS 0 送低位片作为选通
12、信号YEX 扩展输出端 ;当多片扩展使用时,作 为扩展输出代码的最高 位,YEX1时表示本片 不编码,输出代码全1 4.1.2 编码器 41第41页,本讲稿共55页8线3线优先编码器逻辑符号0/Z101/Z112/Z123/Z134/Z145/Z156/Z167/Z17V18ENa1a2a3a1011121314151617118 aHPRI/BININ0IN1IN2IN3IN4IN5IN6IN7Y0YEXY2Y1STYS 4.1.2 编码器 8线-3线优先编码器42第42页,本讲稿共55页43第43页,本讲稿共55页优先编码器扩展应用用8线3线扩展为16线4线优先编码器STHPRI/BIN(
13、高位片)0 1 2 3 4 5 6 7 ENYSY0Y1Y2YEXHPRI/BIN(低位片)0 1 2 3 4 5 6 7 ENYSY0Y1Y2YEX&ST0 7 8 15 Y0Y1Y2Y3YEX 4.1.2 编码器 44第44页,本讲稿共55页 4.1.3 译码器 译码是编码的逆过程,即将编码时赋予每个二进制代码原来的含义“翻译”出来,在相应的输出端以事先规定的电平输出 常见的译码器有:二进制译码器(变量译码器)、二十进制译码器、显示译码器等 常用中规模集成译码器有:双2线4线译码器CT54S/74S139、CT54LS/74LS139、3线8线译码器CT54S/74S138、CT54LS/
14、74LS138、CC74HC138,4线16线译码器CT54/74154、CT54LS/74LS154、CC74HC154,4线10线译码器CT54/7442、CT54S/74S42、CT54LS/74LS42等 45第45页,本讲稿共55页 4.1.3 译码器 2线4线译码器(BIN/OCT)&11111Y0Y1Y2Y3STA0A1(CT54/74139)2线4线译码器逻辑图46第46页,本讲稿共55页2线4线译码器(CT54/74139)STA1A0Y3Y2Y1Y01111100011100011101010101101101112线4线译码器真值表EN012312BIN/OCTY0Y2Y
15、1STA0Y3A12线4线译码器逻辑符号A0 A1 地址输入端Y0 Y3 译码输出端ST 选通输入端4.1.3 译码器 47第47页,本讲稿共55页2线4线译码器扩展应用A0A1ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2A212线4线译码器扩展构成3线8线译码器4.1.3 译码器 48第48页,本讲稿共55页A0A1ENBIN/OCTY4Y6Y5STY7 3 2 1 0 1 2ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2A2149第49页,本讲稿共55页50第50页,本讲稿共55页3线8线译码器
16、(BIN/OCT)CT54/741383线8线译码器逻辑符号EN0123124BIN/OCTY0Y2Y1STBA0Y3A14567Y4Y5Y6Y7A2STCSTA&A0 A2 地址输入端Y0 Y7 译码输出端STASTB 选通输入端STC ;STA 1 STB STC 0时 译码4.1.3 译码器 51第51页,本讲稿共55页3线8线译码器CT54/74138STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7111111111011111111100000111111110001101111111001011011111100111110111110100111101111010
17、111111011101101111110110111111111103线8线译码器CT54/74138真值表4.1.3 译码器 52第52页,本讲稿共55页53第53页,本讲稿共55页4线10线译码器(BCD/DEC)CT54/7442A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011100011111111011001111111111010111111111111111111111114线10线译码器CT54/7442真值表4.1.3 译码器 54第54页,本讲稿共55页4线10线译码器扩展应用0 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 8BIN/OCT0 1 2 31 2ENDA0A1A2A3A4Y31Y24Y23Y16Y15Y8Y7Y0用BIN/OCT和BCD/DEC扩展构成的5线32线译码器4.1.3 译码器 55第55页,本讲稿共55页
限制150内