第2章 基本组成电路精选PPT.ppt
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1、第2章 基本组成电路第1页,此课件共69页哦2 2存储器存储器 触发器触发器微型计算机的基本组成电路寄存器寄存器算术逻辑单元算术逻辑单元1 14 47 73 3三态输出电路三态输出电路5 56 6译码器译码器 存储器存储器 总线结构总线结构 第2页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元ALUALU既能进行二进制数的四则运算,也能进既能进行二进制数的四则运算,也能进行布尔代数的逻辑运算。行布尔代数的逻辑运算。ALUALU的符号如下图所示。的符号如下图所示。A A和和B B为两个二进制数,为两个二进制数,S S为其运算结果,为其运
2、算结果,controlcontrol为控制信号。为了不使初为控制信号。为了不使初学者陷入复杂的电路分析学者陷入复杂的电路分析之中,我们不打算在逻辑之中,我们不打算在逻辑运算问题上开展讨论。仅运算问题上开展讨论。仅讨论一下加减算术运算。讨论一下加减算术运算。第3页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(1)(1)二进制数的相加二进制数的相加例例1 1 两个二进制数相加的几个算式:两个二进制数相加的几个算式:第4页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元左上式中,加数左上式中,加数A A和被加数和被加数B B都是
3、都是1 1位数,其和位数,其和S S变成变成2 2位数,这是因为位数,这是因为相加结果产生进位之故。相加结果产生进位之故。右上式中,右上式中,A A和和B B都是都是2 2位数,相加结果位数,相加结果S S也是也是2 2位数,因为相加结果不位数,因为相加结果不产生进位。产生进位。左下式中,左下式中,A A和和B B都是都是2 2位数,相加结果位数,相加结果S S是是3 3位数,这也是产生了进位位数,这也是产生了进位之故。之故。右下式中,是左下式的另一种写法,以便看出右下式中,是左下式的另一种写法,以便看出“进位进位”究竟是什么究竟是什么意义。第意义。第1 1位位(或称或称0 0权位权位)是不可
4、能有进位的,要求参与运算的就只是不可能有进位的,要求参与运算的就只有两个数有两个数A0A0和和B0B0,其结果为,其结果为S0S0。第。第2 2位位(或称或称1 1权位权位)就是就是3 3个数个数A1A1,B1B1及及C1C1参与运算了。其中参与运算了。其中C1C1是由于第是由于第1 1位相加的结果产生的进位相加的结果产生的进位。此位。此3 3个数相加的结果其总和为个数相加的结果其总和为S1=1S1=1,同时又产生进位,同时又产生进位C2C2,送入,送入下一位下一位(第第3 3位位)。第。第3 3位位(或称或称2 2权位权位)也是也是3 3个数个数A2A2,B2B2及及C2C2参加参加运算。由
5、于运算。由于A2A2及及B2B2都是都是0 0,所以,所以C2C2即等于第即等于第3 3位的相加结果位的相加结果S2S2。第5页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元从以上几算式的分析可得出下列结论:从以上几算式的分析可得出下列结论:两个二进制数两个二进制数A=A3A2A1A0A=A3A2A1A0,B=B3B2B1B0B=B3B2B1B0相加时,可以逐位相加。则从最相加时,可以逐位相加。则从最右边第右边第1 1位位(即即0 0权位权位)开始,逐位相加,其结果可以写成:开始,逐位相加,其结果可以写成:S=S3S2S1S0S=S3S2S1S0其中各位是分
6、别求出的:其中各位是分别求出的:A0+B0C1S0,A1+B1+C1C2S1,A2+B2+C2C3S2,A3+B3+C3C4S3A0+B0C1S0,A1+B1+C1C2S1,A2+B2+C2C3S2,A3+B3+C3C4S3最后所得的和是:最后所得的和是:C4S3S2S1S0C4S3S2S1S0右边第右边第1 1位相加的电路要求:位相加的电路要求:输入量为两个,即输入量为两个,即A0A0及及B0B0;输出量为两个,即;输出量为两个,即S0S0及及C1C1。这样的一个二进制位相加的电路称为半加器这样的一个二进制位相加的电路称为半加器(half adder)(half adder)。从右边第从右边
7、第2 2位开始,各位可以对应相加。各位对应相加时的电路要求:位开始,各位可以对应相加。各位对应相加时的电路要求:输入量为输入量为3 3个,即个,即Ai,Bi,CiAi,Bi,Ci;输出量为两个,即;输出量为两个,即Si,Ci+1Si,Ci+1。这样的一个二进制位相加的电路称为全加器这样的一个二进制位相加的电路称为全加器(full adder)(full adder)。第6页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(2 2)半加器)半加器仅考虑加数和被加数而不考虑低位进位的加法运算即为半加。能实现半加逻仅考虑加数和被加数而不考虑低位进位的加法运算即为半加
8、。能实现半加逻辑功能的电路即为半加器。辑功能的电路即为半加器。如果如果AiAi、BiBi是两个相加的是两个相加的1 1位二进制数,位二进制数,SiSi是半加和,是半加和,CiCi是半加进位,是半加进位,那么根据半加器的功能可列出如下表所示的真值表。那么根据半加器的功能可列出如下表所示的真值表。由真值表可直接写出逻辑表达式为由真值表可直接写出逻辑表达式为由此画出半加器的电路如右图所示。由此画出半加器的电路如右图所示。第7页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(3 3)全加器)全加器不仅考虑加数和被加数,而且考虑低位进位的加法运算即为全加。能不仅考虑加
9、数和被加数,而且考虑低位进位的加法运算即为全加。能实现全加逻辑功能的电路即为全加器。加数、被加数和来自低位的实现全加逻辑功能的电路即为全加器。加数、被加数和来自低位的进位三者中,如果进位三者中,如果1 1的个数为奇数则其和为的个数为奇数则其和为1 1;如果;如果1 1的个数多于的个数多于1 1个,个,则要向其高位的进位为则要向其高位的进位为1 1。所以可以直接写出逻辑表达式。所以可以直接写出逻辑表达式。如果用如果用A Ai i、B Bi i表示表示A A、B B两个数中的第两个数中的第i i位,用位,用C Ci i表示来自低位(第表示来自低位(第i i-1-1位)位)的进位,用的进位,用S S
10、i i表示全加和,用表示全加和,用C Ci+1i+1表示送给高位(第表示送给高位(第i i+1+1位)的进位,位)的进位,那么全加器的逻辑表达式为那么全加器的逻辑表达式为由此画出全加器的电路如右图所示。由此画出全加器的电路如右图所示。第8页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(4 4)半加器及全加器的逻辑符号)半加器及全加器的逻辑符号半加器及全加器的逻辑符号如下图所示。半加器及全加器的逻辑符号如下图所示。第9页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(5 5)二进制数的加法电路)二进制数的加法电路设设A=1
11、010B=10,B=1011B=11A=1010B=10,B=1011B=11则可安排如下图所示的加法电路。则可安排如下图所示的加法电路。A A与与B B相加,写成竖式算法如右下:相加,写成竖式算法如右下:即其相加结果为即其相加结果为S=10101S=10101。从加法电路,可看到同样的结果:从加法电路,可看到同样的结果:S=C4S3S2S1S0=10101BS=C4S3S2S1S0=10101B第10页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(6)(6)二进制数的减法运算二进制数的减法运算在微型计算机中,没有专用的减法器,而是将减法运算改变为加法在微
12、型计算机中,没有专用的减法器,而是将减法运算改变为加法运算。其原理是:将减号及减数运算。其原理是:将减号及减数B B视为负数,再与被减数视为负数,再与被减数A A相加,相加,即即A-B=A+(-B)A-B=A+(-B),其和,其和(如有进位的话,则舍去进位如有进位的话,则舍去进位)就是两数之就是两数之差。当符号数采用补码表示时,就可以将减法运算转换为加法差。当符号数采用补码表示时,就可以将减法运算转换为加法运算。运算。第11页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元例例2 2 求求8-48-4解:因为解:因为 8=1000B8=1000B 4=0100
13、B 4=0100B -4=1100B -4=1100B于是于是 8-48-4 =1000B+1100B =1000B+1100B =1 0100 =1 0100 =0100B =0100B =4 =4第12页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元例例3 3 求求0FH-0AH 0FH-0AH (即求(即求1515减减1010之差)之差)解:因为解:因为 0FH=0000 1111B0FH=0000 1111B 0AH=0000 1010B 0AH=0000 1010B -0AH=1111 0110B -0AH=1111 0110B所以所以 0FH-0
14、AH0FH-0AH =00001111B+11110110B =00001111B+11110110B =1 0000 0101B =1 0000 0101B =0000 0101B =0000 0101B =5 =5第13页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元例例4 4 求求64-1064-10解:因为解:因为 64-10=64+(-10)64-10=64+(-10)64=40H=0100 0000B64=40H=0100 0000B10=0AH=0000 1010B10=0AH=0000 1010B-10=1111 0110B-10=1111
15、0110B做减法运算过程如下:做减法运算过程如下:做加法运算过程如下:做加法运算过程如下:结果相同,其真值为:结果相同,其真值为:5454(36H=30H+6=48+636H=30H+6=48+6)。)。第14页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元(7)(7)可控反相器及加法减法电路可控反相器及加法减法电路利用补码可将减法变为加法来运算,因此需要有这么一个电路,它能将利用补码可将减法变为加法来运算,因此需要有这么一个电路,它能将能执行求反操作并使其最低位加能执行求反操作并使其最低位加1 1。下图所示的可控反相器就是为了对一个二进制数执行求反操作而设
16、计的。下图所示的可控反相器就是为了对一个二进制数执行求反操作而设计的。这实际上是一个异或门,两输入端的异或门的特点是:两者相同则输这实际上是一个异或门,两输入端的异或门的特点是:两者相同则输出为出为0 0,两者不同则输出为,两者不同则输出为1 1。如将。如将SUBSUB端看作控制端,则当在端看作控制端,则当在SUBSUB端端加上低电位时,加上低电位时,Y Y端的电平就和端的电平就和B0B0端的电平相同。在端的电平相同。在SUBSUB端加上高端加上高电平,则电平,则Y Y端的电平和端的电平和B0B0端的电平相反。端的电平相反。第15页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术
17、逻辑单元算术逻辑单元利利用用这这个个特特点点,在在4 4位位二二进进制制数数加加法法电电路路上上增增加加4 4个个可可控控反反相相器器并并将将最最低低位位的的半半加加器器也也改改用用全全加加器器,就就可可以以得得到到如如下下图图所所示示的的4 4位位二二进进制制数数加加法法器器减减法法器器电电路路了了,因因为为这这个个电电路路既既可可以以作作为为加加法法器器电电路路(当当SUB=0)SUB=0),又可以作为减法器电路,又可以作为减法器电路(当当SUB=1)SUB=1)。第16页,此课件共69页哦1 1 1 1 算术逻辑单元算术逻辑单元算术逻辑单元算术逻辑单元如果有下面两个二进制数:如果有下面两
18、个二进制数:A=A3A2A1A0A=A3A2A1A0B=B3B2B1B0B=B3B2B1B0则可将这两个数的各位分别送入该电路的对应端,于是:则可将这两个数的各位分别送入该电路的对应端,于是:当当SUB=0SUB=0时,电路作加法运算:时,电路作加法运算:A+BA+B。当当SUB=1SUB=1时,电路作减法运算:时,电路作减法运算:A-BA-B。当当SUB=0SUB=0时,各位的可控反相器的输出与时,各位的可控反相器的输出与B B的各位同相,所以其和的各位同相,所以其和为:为:C4S=C4S3S2S1S0C4S=C4S3S2S1S0。当当SUB=1SUB=1时,各位的反相器的输出与时,各位的反
19、相器的输出与B B的各位反相。注意,最右边第的各位反相。注意,最右边第一位一位(即即S0S0位位)也是用全加器,其进位输入端与也是用全加器,其进位输入端与SUBSUB端相连,因此其端相连,因此其C0=SUB=1C0=SUB=1。所以此位相加即为:。所以此位相加即为:其他各位为:其他各位为:因此其总和输出因此其总和输出S=S3S2S1S0S=S3S2S1S0即:即:当然,此时当然,此时C4C4如不等于如不等于0 0,则要被舍去。,则要被舍去。第17页,此课件共69页哦2.1 RS2.1 RS触发器触发器RSRS触发器是组成其它触发器的基础,可以用与逻辑组成,也可以用或逻触发器是组成其它触发器的基
20、础,可以用与逻辑组成,也可以用或逻辑组成。辑组成。用与逻辑组成的用与逻辑组成的RSRS触发器及逻辑符号如下图所示,触发器及逻辑符号如下图所示,RSRS触发器有两个信号输触发器有两个信号输入端入端 端和端和 端,端,称为置称为置0 0端,端,称为置称为置1 1端。端。R R和和S S上面的非号和逻辑符上面的非号和逻辑符号中的小圆圈表示置号中的小圆圈表示置1 1和置和置0 0信号都是低电平起作用即低电平有效,它表信号都是低电平起作用即低电平有效,它表示只有输入到该端的信号为低电平时才有信号,否则无信号。示只有输入到该端的信号为低电平时才有信号,否则无信号。2 2 触发器触发器第18页,此课件共69
21、页哦2 触发器2.2 D触发器D触发器和带预置、复位输入的D触发的逻辑符号如下图所示。D触发器有2个互补输出端Q和 。时钟输入端有小圆圈表示下降沿触发,若无小圆圈表示上升沿触发。CP的有效沿时刻的激励信号D被Q端锁存。置位端和复位端是异步输入端,异步输入端的小圆圈表示低电平有效,若无小圆圈则表示高电平有效。第19页,此课件共69页哦2 触发器2.3 JK触发器JK触发器的逻辑符号如下图所示。JK触发器同D触发器一样有2个互补输出端,不同的是JK触发器3个输入信号,一个输入信号是时钟信号CP,另二个是激励信号J和K。第20页,此课件共69页哦3 寄存器 寄存器(register)是由触发器组成的
22、。一个触发器就是一个一位寄存器。由多个触发器可以组成一个多位寄存器。寄存器由于其在计算机中的作用之不同而具有不同的功能,从而被命名为不同的名称。常见的寄存器有:缓冲寄存器用以暂存数据;移位寄存器能够将其所存的数据一位一位地向左或向右移;计数器一个计数脉冲到达时,会按二进制数的规律累计脉冲数;累加器用以暂存每次在ALU中计算的中间结果。第21页,此课件共69页哦3.1 缓冲寄存器缓冲寄存器用于暂存某个数据,以便在适当的时间节拍和给定的计算步骤将数据输入或输出到其他记忆元件中去。4位缓冲寄存器电路如下图所示。3 寄存器第22页,此课件共69页哦 其基本工作原理为:设有一个二进制数,共有4位数:X=
23、X3X2X1X0 要存到这个缓冲寄存器(buffer)中,此寄存器是由4个D触发器组成的。将X0,X1,X2,X3分别送到各个触发器的D0,D1,D2,D3端去,只要CLK的上升沿还未到来,则Q0,Q1,Q2,Q3就不受X0,X1,X2,X3的影响而保持其原有的数据。只有当CLK的上升沿来到时,Q0,Q1,Q2,Q3才接受D0,D1,D2,D3的影响,而变成:Q0=X0 Q1=X1 Q2=X2 Q3=X3 结果就是:Q=Q3Q2Q1Q0=X3X2X1X0=X。这就叫做将数据X装到寄存器中去了。如要将此数据送至其他记忆元件去,则可由Y0,Y1,Y2,Y3各条引线引出去。3 寄存器第23页,此课件
24、共69页哦缓冲寄存器的数据X输入到Q只是受CLK的节拍管理,即只要一将X各位加到寄存器各位的D输入端,时标节拍一到,就会立即送到Q去。这有时是不利而有害的,因为也许我们还想让早已存在其中的数据多留一些时间,但由于不可控之故,在CLK正前沿一到就会立即被来到门口的数据X替代掉。为此,我们必须为这个寄存器增设一个可控的“门”。这个“门”的基本原理如下图所示,它是由两个与门一个或门以及一个非门所组成的。3 寄存器第24页,此课件共69页哦在X0端送入数据(0或1)后,如LOAD端(以下简称为L端)为低电位,则右边的与门被阻塞,X0过不去,而原来已存在此位中的数据由Q0送至左边的与门。此与门的另一端输
25、入从非门引来的与L端反相的电平,即高电位。所以Q0的数据可以通过左边的与门,再经或门而送达D0端。这就形成自锁,即既存的数据能够可靠地存在其中而不会丢失。如L端为高电位,则左边与门被阻塞而右边与门可让X0通过,这样Q0的既存数据不再受到自锁,而X0可以到达D0端。只要CLK的上升沿一到达,X0即被送到Q0去,这时就叫做装入(LOAD)。一旦装入之后,L端又降至低电平,则利用左边的与门,X0就能自锁而稳定地存在Q0中。我们称这个“门”为“L门”;要记住“L门”的电路结构及其作用:高电平时使数据装入,低电平时,数据自锁在其中。3 寄存器第25页,此课件共69页哦对于多位的寄存器,每位各自有一套“L
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