VHDL设计深入剖析.pptx
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1、7.1 进程中的信号赋值与变量赋值 对进程中的赋值行为要注意三点:1、信号的赋值需要一个延时。2、进程中赋值特点是,所有赋值语句,包括信号赋值和变量赋值,都必须在一个延时内完成(变量在延时前即已经完成赋值),在进程中的顺序赋值是以并行的方式“同时”完成的,因此是在执行到ENDPROCESS语句时才发生的,执行赋值操作和完成赋值是两个不同的概念。3、当在进程中存在同一信号有多个赋值源(即对同一信号发生多次赋值)时,实际完成赋值,即赋值对象的值发生更新的信号是最接近ENDPROCESS语句信号。第1页/共51页7.1 进程中的信号赋值与变量赋值 第3页/共51页7.1 进程中的信号赋值与变量赋值
2、第4页/共51页7.1 进程中的信号赋值与变量赋值 e1执执行行赋赋值值在在前前,c1执执行行赋赋值值在在后后,但但完完成成赋赋值值时时,变变量量c1获获得得0011值值的的时时刻刻比比e1获获得得1010值值的时间早一个的时间早一个第5页/共51页7.1 进程中的信号赋值与变量赋值 muxval=0和muxval=muxval+1没有得到赋值,只有muxval=muxval+2得到赋值,因此muxval始终是一个未知值,结果只能被综合成随a和b变动的时序电路,导致muxval成为一个不确定的信号。第6页/共51页7.1 进程中的信号赋值与变量赋值 首先执行muxval:=0(muxval即刻
3、被更新)从而使if语句的muxval都能得到确定的初始值。尽管if语句从表面上看很像不完整的条件语句,但都不可综合时序电路,而综合成为纯组合电路。第7页/共51页7.2 含高阻输出的电路设计 三态电路是一种重要的总线接口电路。三态,是指它的三态电路是一种重要的总线接口电路。三态,是指它的输出既可以是一般二值逻辑电路的正常的输出既可以是一般二值逻辑电路的正常的“0”状态和状态和“1”状态,又可以保持特有的高阻抗状态,第三种状态状态,又可以保持特有的高阻抗状态,第三种状态高阻状态的门电路。处于高阻抗状态时,其输出相高阻状态的门电路。处于高阻抗状态时,其输出相当于断开状态,没有任何逻辑控制功能。当于
4、断开状态,没有任何逻辑控制功能。三态门是一种扩展逻辑功能的输出级,也是一种控制开关。主要是用于总线的连接,因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件,每个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态,相当于没有接在总线上,不影响其它器件的工作。在VHDL中,设计三态门时,用std_logic数据类型对Z变量赋值,即引入三态门,在控制下使其输出呈高阻状态,就等效于禁止输出。第8页/共51页7.2 含高阻输出的电路设计 7.2.1三态门设计三态门设计 要注意的是,Z在综合中是一个不确定的值,不同的综合器会给出不同的结果。对于关键词VHDL不区分大小写,但是
5、高阻Z需要大写。在设计中,如果使用std_logic数据类型的Z对一个变量赋值,即会引入三态门,并在控制下可使其输出呈现高阻态,这等效于使三态门禁止输出。第9页/共51页7.2 含高阻输出的电路设计 7.2.2双向端口的设计方法双向端口的设计方法 用inout端口模式设计双向端口也必须考虑三态的使用,因为双向端口的设计与三态端口的设计十分相似,都必须考虑端口的三态控制。这是由于双向端口在完成输入功能时,必须使原来呈输出模式的端口呈高阻态,否则,待输入的外部数据势必会于端口处原电平发生“线与”,导致无法将外部数据正确地读入以实现“双向”功能,第10页/共51页7.2 含高阻输出的电路设计 7.2
6、.2双向端口的设计方法双向端口的设计方法 把x定义为三态门输出口,图7-6显示,尽管在程序的实体部分已经明确地定义了q为双向端口,但在显示电路中的综合结果却只有一个输出端口,而且在电路中还插入了一个锁存器。利用q的输入功能将q端口的数据读入并传输给x(即执行xZ)、高阻态“线与”是没有关系的,但如果将(others=Z)改成(others=0)或其它,综合必定无法通过。第14页/共51页7.3 资源优化 FPGA/CPLD资源的优化具有一定的实用意义:资源的优化具有一定的实用意义:1、通通过过优优化化,可可以以使使用用规规模模更更小小的的可可编编程程器器件件,从从而而降低系统成本,提升性价比。
7、降低系统成本,提升性价比。2、对对于于某某些些PLD器器件件,当当耗耗用用资资源源过过多多时时严严重重影影响响优优化的实现。化的实现。3、为为以以后后的的技技术术升升级级,留留下下更更多多的的可可编编程程资资源源,方方便便添加产品的功能。添加产品的功能。4、对对于于多多数数可可编编程程逻逻辑辑器器件件,资资源源耗耗用用太太多多会会使使器器件件功耗显著上升。功耗显著上升。面面积积优优化化的的实实现现有有多多种种方方法法,其其中中比比较较典典型型的的是是资资源源共享优化。共享优化。第15页/共51页7.3 资源优化 7.3.1资源共享资源共享对于多位乘法器、快速进位加法器等算术模块,使用资源共享技
8、术往往能大大优化资源,现在某些高级的HDL综合器,比如Quartus的SynplifyPro等,通过设置就能自动识别设计中需要资源共享的逻辑结构,自动进行资源共享。对数据通路中耗费逻辑资源比较多的模块,通过选择、复用的方式共享使用该模块,以减少该模块的使用个数,达到减少资源利用,优化面积的目的这也对应HDL特定目标的编码风格。第16页/共51页7.3 资源优化 7.3.1资源共享资源共享并不是在任何情况下都能实现资源优化的,图中使用与门之类的模块使用资源共享共享,通常是毫无意义的,有时会增加资源的使用(多路选择器的面积显然要大于与门)第17页/共51页7.3 资源优化 7.3.2逻辑优化逻辑优
9、化 使用优化后的逻辑进行设计,可以明显减少资源的占用。定义信号量,存在延时特性,因此,7-15相比7-16要耗费更多的逻辑资源第18页/共51页串串行行优优化化是是指指把把原原来来耗耗用用资资源源巨巨大大、单单时时钟钟周周期期内内完完成成的的并并行行执执行行的的逻逻辑辑块块分分割割开开来来,提提出出相相同同的的逻逻辑辑模模块块(一一般般为为组组合合逻逻辑辑块块),在在时时间间上上复复用用该该逻逻辑辑块块,用用多多个个时时钟钟周周期期完完成成相相同同的的功功能能,其其代代价价是是工工作作速度大为降低。速度大为降低。7.3 资源优化 7.3.3串行化串行化乘法累加器乘法累加器第19页/共51页7.
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