针对DDR2-800和DDR3的PCB信号完整性设计.pdf
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1、本文章主要涉及到对 DDR2 和 DDR3 在设计印制线路板(PCB)时,考虑信号完整性和电源完整性的设计事项,这些是具有相当大的挑战性的。文章重点是讨论在尽可能少的 PCB 层数,特别是 4 层板的情况下的相关技术,其中一些设计方法在以前已经成熟的使用过。1.介绍介绍 目前,比较普遍使用中的 DDR2 的速度已经高达 800 Mbps,甚至更高的速度,如 1066 Mbps,而 DDR3 的速度已经高达 1600 Mbps。对于如此高的速度,从 PCB 的设计角度来讲,要做到严格的时序匹配,以满足波形的完整性,这里有很多的因素需要考虑,所有的这些因素都是会互相影响的,但是,它们之间还是存在一
2、些个性的,它们可以被分类为 PCB 叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序,目前,有很多 EDA 工具可以对它们进行很好的计算和仿真,其中 Cadence ALLEGRO SI-230 和 Ansofts HFSS 使用的比较多。表 1 显示了 DDR2 和 DDR3 所具有的共有技术要求和专有的技术要求。表 1:DDR2 和 DDR3 要求比较 点击看原图 2.PCB 的叠层(的叠层(stackup)和阻抗)和阻抗 对于一块受 PCB 层数约束的基板(如 4 层板)来说,其所有的信号线只能走在 TOP 和 BOTTOM 层,中间的两层,其中一层为 GND 平面层,而另一层为
3、VDD 平面层,Vtt 和 Vref 在 VDD 平面层布线。而当使用 6 层来走线时,设计一种专用拓扑结构变得更加容易,同时由于 Power 层和 GND 层的间距变小了,从而提高了 PI。互联通道的另一参数阻抗,在 DDR2 的设计时必须是恒定连续的,单端走线的阻抗匹配电阻 50 Ohms 必须被用到所有的单端信号上,且做到阻抗匹配,而对于差分信号,100 Ohms 的终端阻抗匹配电阻必须被用到所有的差分信号终端,比如 CLOCK 和 DQS 信号。另外,所有的匹配电阻必须上拉到 VTT,且保持 50 Ohms,ODT 的设置也必须保持在50 Ohms。在 DDR3 的设计时,单端信号的终
4、端匹配电阻在 40 和 60 Ohms 之间可选择的被设计到 ADDR/CMD/CNTRL 信号线上,这已经被证明有很多的优点。而且,上拉到 VTT 的终端匹配电阻根据 SI 仿真的结果的走线阻抗,电阻值可能需要做出不同的选择,通常其电阻值在 30-70 Ohms 之间。而差分信号的阻抗匹配电阻始终在 100 Ohms。点击看原图 图 1:四层和六层 PCB 的叠层方式 3.互联通路拓扑互联通路拓扑 对于 DDR2 和 DDR3,其中信号 DQ、DM 和 DQS 都是点对点的互联方式,所以不需要任何的拓扑结构,然而列外的是,在 multi-rank DIMMs(Dual In Line Mem
5、ory Modules)的设计中并不是这样的。在点对点的方式时,可以很容易的通过 ODT 的阻抗设置来做到阻抗匹配,从而实现其波形完整性。而对于 ADDR/CMD/CNTRL 和一些时钟信号,它们都是需要多点互联的,所以需要选择一个合适的拓扑结构,图 2 列出了一些相关的拓扑结构,其中 Fly-By 拓扑结构是一种特殊的菊花链,它不需要很长的连线,甚至有时不需要短线(Stub)。对于 DDR3,这些所有的拓扑结构都是适用的,然而前提条件是走线要尽可能的短。Fly-By 拓扑结构在处理噪声方面,具有很好的波形完整性,然而在一个 4 层板上很难实现,需要 6 层板以上,而菊花链式拓扑结构在一个 4
6、 层板上是容易实现的。另外,树形拓扑结构要求 AB 的长度和 AC 的长度非常接近(如图 2)。考虑到波形的完整性,以及尽可能的提高分支的走线长度,同事又要满足板层的约束要求,在基于 4 层板的 DDR3 设计中,最合理的拓扑结构就是带有最少短线(Stub)的菊花链式拓扑结构。图 2:带有 2 片 SDRAM 的 ADDR/CMD/CNTRL 拓扑结构 对于 DDR2-800,这所有的拓扑结构都适用,只是有少许的差别。然而,菊花链式拓扑结构被证明在 SI 方面是具有优势的。对于超过两片的 SDRAM,通常,是根据器件的摆放方式不同而选择相应的拓扑结构。图 3 显示了不同摆放方式而特殊设计的拓扑
7、结构,在这些拓扑结构中,只有 A 和 D 是最适合 4 层板的 PCB 设计。然而,对于 DDR2-800,所列的这些拓扑结构都能满足其波形的完整性,而在 DDR3 的设计中,特别是在 1600 Mbps 时,则只有 D 是满足设计的。图 3:带有 4 片 SDRAM 的 ADDR/CMD/CNTRL 拓扑结构 4.时延的匹配时延的匹配 在做到时延的匹配时,往往会在布线时采用 trombone 方式走线,另外,在布线时难免会有切换板层的时候,此时就会添加一些过孔。不幸的是,但所有这些弯曲的走线和带过孔的走线,将它们拉直变为等长度理想走线时,此时它们的时延是不等的,如图 4 所示。图 4:Tro
8、mbone 和 Vias 的实例 显然,上面讲到的 trombone 方式在时延方面同直走线的不对等是很好理解的,而带过孔的走线就更加明显了。在中心线长度对等的情况下,trombone 走线的时延比直走线的实际延时是要来的小的,而对于带有过孔的走线,时延是要来的大的。这种时延的产生,这里有两种方法去解决它。一种方法是,只需要在 EDA 工具里进行精确的时延匹配计算,然后控制走线的长度就可以了。而另一种方法是在可接受的范围内,减少不匹配度。对于 trombone 线,时延的不对等可以通过增大 L3 的长度而降低,因为并行线间会存在耦合,其详细的结果,可以通过 SigXP 仿真清楚的看出,如图 5
9、,L3(图中的 S)长度的不同,其结果会有不同的时延,尽可能的加长 S 的长度,则可以更好的降低时延的不对等。对于微带线来说,L3 大于 7 倍的走线到地的距离是必须的。点击看原图 图 5:针对 trombone 的仿真电路和仿真波形 trombone 线的时延是受到其并行走线之间的耦合而影响,一种在不需要提高其间距的情况下,并且能降低耦合的程度的方法是采用 saw tooth 线。显然,saw tooth 线比 trombone 线具有更好的效果,但是,它需要更多的空间。由于各种可能造成时延不同的原因,所以,在实际的设计时,要借助于 CAD 工具进行严格的计算,从而控制走线的时延匹配。考虑到
10、在图 2 中 6 层板上的过孔的因素,当一个地过孔靠近信号过孔放置时,则在时延方面的影响是必须要考虑的。先举个例子,在 TOP 层的微带线长度是 150 mils,BOTTOM 层的微带线也是 150 mils,线宽都为 4 mils,且过孔的参数为:barrel diameter=8mils,pad diameter=18mils,anti-pad diameter=26mils。这里有三种方案进行对比考虑,一种是,通过过孔互联的这个过孔附近没有任何地过孔,那么,其返回路径只能通过离此过孔 250 mils 的 PCB 边缘来提供;第二种是,一根长达 362 mils 的微带线;第三种是,在
11、一个信号线的四周有四个地过孔环绕着。图 6 显示了带有 60 Ohm 的常规线的 S-Parameters,从图中可以看出,带有四个地过孔环绕的信号过孔的 S-Parameters 就像一根连续的微带线,从而提高了 S21 特性。由此可知,在信号过孔附近缺少返回路径的情况下,则此信号过孔会大大增高其阻抗。当今的高速系统里,在时延方面显得尤为重要。现做一个测试电路,类似于图 5,驱动源是一个线性的 60 Ohms 阻抗输出的梯形信号,信号的上升沿和下降沿均为100 ps,幅值为 1V。此信号源按照图 6 的三种方式,且其端接一 60 Ohms 的负载,其激励为一 800 MHz 的周期信号。在
12、0.5V 这一点,我们观察从信号源到接收端之间的时间延迟,显示出来它们之间的时延差异。其结果如图 7 所示,在图中只显示了信号的上升沿,从这图中可以很明显的看出,带有四个地过孔环绕的过孔时延同直线相比只有 3 ps,而在没有地过孔环绕的情况下,其时延是 8 ps。由此可知,在信号过孔的周围增加地过孔的密度是有帮助的。然而,在4 层板的 PCB 里,这个就显得不是完全的可行性,由于其信号线是靠近电源平面的,这就使得信号的返回路径是由它们之间的耦合程度来决定的。所以,在 4 层的 PCB 设计时,为符合电源完整性(Power integrity)要求,对其耦合程度的控制是相当重要的。点击看原图 图
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