数字集成电路 动态CMOS逻辑电路.pptx
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1、静态电路 vs.动态电路 动态电路动态电路是指电路中的一个或多个节点的是指电路中的一个或多个节点的值是由存储在值是由存储在电容电容上的电荷来决定的上的电荷来决定的;静态电路静态电路是指电路的所有节点都有到地或是指电路的所有节点都有到地或到电源的到电源的电阻电阻通路通路;第1页/共61页静态逻辑 vs.动态逻辑静态逻辑 稳定的输入信号使MOS管保持在导通或截止状态,维持稳定的输出状态,信号可长期保持;q动态逻辑即使撤掉输入信号,输出状态在一定时间内仍可保持,但最终不能长期保持。撤掉输入信号,则输出信号不存在。利用电容的存储效应来保存信息;第2页/共61页CMOS动态逻辑的特点比CMOS逻辑晶体管
2、数少,减小了芯片面积;q提高电路工作速度;q比静态逻辑快,比类NMOS逻辑功耗低;q仍是CMOS逻辑,为无比逻辑;第3页/共61页动态逻辑 vs.CMOS逻辑优点:管子数少,面积小,速度快;产生泄漏电流,影响动态节点的信号保持;q缺点:缺点:出现电荷分享现象,造成信号丢失;需要时钟信号控制电路的工作,增加设计难度;第4页/共61页预充求值动态逻辑 vs.类NMOS逻辑 可以说是在类可以说是在类NMOS电路的基础上发展起来的。电路的基础上发展起来的。也是也是只用一个只用一个NMOS(或或PMOS)逻辑块实现逻辑逻辑块实现逻辑功能功能,而把,而把另一逻辑块用单个另一逻辑块用单个PMOS(或或NMO
3、S)管代管代替替。不同的是不同的是负载管负载管不是常通的,而是不是常通的,而是受时钟信号的受时钟信号的控制控制;而且;而且对逻辑功能块也增加了时钟信号的控制对逻辑功能块也增加了时钟信号的控制。第5页/共61页预充求值的动态CMOS电路第6页/共61页预充求值动态电路的基本构成 把静态CMOS逻辑直接转换为类NMOS逻辑,再把类NMOS电路中的常通PMOS负载器件改换为由一时钟信控制的PMOS负载管。在实现逻辑功能的在实现逻辑功能的下拉支路中增加一由同一时钟控制下拉支路中增加一由同一时钟控制的的NMOS管管。(c)预充预充-求值动态电路求值动态电路(b)类类NMOS电路电路PulldownNet
4、work AB(a)CMOS静态电路静态电路第7页/共61页求值晶体管 如不加该求值晶体管,则当时钟控制的PMOS器件在对输出充电的过程中,可能会在上拉路径和下拉路径之间产生竞争。在下拉路径中增加一个用时钟控制的NMOS管,则只在PMOS器件被关闭之后才导通,才可实现逻辑求值;故,该NMOS管又称为求值晶体管。第8页/共61页第9页/共61页预充求值动态电路的一般结构(富NMOS/富PMOS 电路)第10页/共61页第11页/共61页预充预充求值动态电路的一般结构求值动态电路的一般结构(富(富NMOS电路)电路)OutABCMpMNonoff1offon(AB+C)In1In2PDNIn3MN
5、MpOutCL预充预充求值动态求值动态门的一般结构门的一般结构预充预充求值求值AOI动态门动态门第12页/共61页预充-求值的动态CMOS与非门第13页/共61页预充求值电路中的电荷分享问题 对于预充对于预充-求值的动态电路,若输入信号在求值阶段变化,可能会引起求值的动态电路,若输入信号在求值阶段变化,可能会引起电荷分享问题,使输出信号受到破坏电荷分享问题,使输出信号受到破坏。第14页/共61页预充求值电路的级连 当用多级动态逻辑门去实现复杂功能时,不能用富当用多级动态逻辑门去实现复杂功能时,不能用富NMOS与富与富NMOS直接级联,直接级联,对于富对于富NMOS电路,输出节点预充的高电平可以
6、使下一级电路中的电路,输出节点预充的高电平可以使下一级电路中的NMOS管导通,管导通,可能引起误操作,破坏电路的正常输出。可能引起误操作,破坏电路的正常输出。第15页/共61页 为了避免预充为了避免预充-求值动态电路在预充期间不真实输出影响下一级电路的求值动态电路在预充期间不真实输出影响下一级电路的逻辑操作,富逻辑操作,富NMOS与富与富NMOS电路不能直接级联,而是采取富电路不能直接级联,而是采取富NMOS和和富富PMOS交替级联的方法,或者采用静态反相器隔离,即采用多米诺电路。交替级联的方法,或者采用静态反相器隔离,即采用多米诺电路。第16页/共61页时钟信号的设计 动态短路必须有时钟控制
7、。时钟信号的最高频率由电路的充、放电时动态短路必须有时钟控制。时钟信号的最高频率由电路的充、放电时间限制;时钟信号的最低频率受存储电荷保持时间限制。间限制;时钟信号的最低频率受存储电荷保持时间限制。与静态反相器上升时间相同与静态反相器上升时间相同第17页/共61页时钟频率的限制 要使电路正常工作,时钟信号为低电平时间必须大于电路上升时间;要使电路正常工作,时钟信号为低电平时间必须大于电路上升时间;时钟信号为高电平时间必须大于电路的下降时间。时钟信号为高电平时间必须大于电路的下降时间。如果时钟占空比为如果时钟占空比为1:1,则半周期时间由充放电时间中较长的一个限制。,则半周期时间由充放电时间中较
8、长的一个限制。如果在求值时如果在求值时NMOS逻辑块不存在逻辑块不存在导通通路,输出为高,导通通路,输出为高,由于电路中存在各种由于电路中存在各种泄漏电流,将输出节泄漏电流,将输出节点电容上存储的电荷点电容上存储的电荷泄放,时间越长,电泄放,时间越长,电荷泄漏越多,高电平荷泄漏越多,高电平下降越显著。如果允下降越显著。如果允许高电平下降许高电平下降20%,则由此可以限定输出则由此可以限定输出最长保持时间。最长保持时间。第18页/共61页时钟信号的产生 真正的单向时钟电路中,不存在两相时钟偏移引起的信号竞争问题。但真正的单向时钟电路中,不存在两相时钟偏移引起的信号竞争问题。但是会由于时钟信号延迟
9、引起是会由于时钟信号延迟引起各个部分工作的不同步各个部分工作的不同步。对于小的局部电路模块,。对于小的局部电路模块,时钟信号线的时钟信号线的Rc延迟很小,影响不大;但是对于整个芯片来说,时钟信号线延迟很小,影响不大;但是对于整个芯片来说,时钟信号线的的RC延迟将变得不可忽略,会严重影响整个数字系统的可靠工作。因此,延迟将变得不可忽略,会严重影响整个数字系统的可靠工作。因此,对对时钟信号线要精心设计时钟信号线要精心设计。由于时钟信号要控制芯片上各部分电路工作,因此扇出系数非常大。为提由于时钟信号要控制芯片上各部分电路工作,因此扇出系数非常大。为提高驱动能力,并避免由于负载不均匀引起到达各个电路的
10、时钟延迟不一致,高驱动能力,并避免由于负载不均匀引起到达各个电路的时钟延迟不一致,时钟信号必须经过多级反相器构成的缓冲器,而且采用时钟信号必须经过多级反相器构成的缓冲器,而且采用树状结构树状结构。时钟信号源可以使芯片内部产生的,也可以从片外送入。片内时钟发生器时钟信号源可以使芯片内部产生的,也可以从片外送入。片内时钟发生器用用环形振荡器电路环形振荡器电路来实现。来实现。第19页/共61页时钟信号的产生和分布第20页/共61页第21页/共61页第22页/共61页多米诺(Domino)CMOS电路第23页/共61页多米诺(Domino)CMOS电路 多米诺多米诺CMOS电路由一级预充电路由一级预充
11、-求值动态逻辑门加一级静态求值动态逻辑门加一级静态CMOS反相反相器构成。由于经过反相器输出,提高了输出驱动能力,也解决了富器构成。由于经过反相器输出,提高了输出驱动能力,也解决了富NMOS与富与富NMOS动态电路不能直接级联的问题。动态电路不能直接级联的问题。第24页/共61页多米诺(Domino)CMOS电路=0=0是预充阶段,使是预充阶段,使V1V1为高电平,输出低电平;为高电平,输出低电平;当当=1时,若时,若A=B=1,则,则M1,M2和和MN1构成下拉通路导通,使构成下拉通路导通,使V1放电到低电平,放电到低电平,反相后输出高电平。反相后输出高电平。若两个信号不全为高,则输出保持为
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