《计算机系统结构》(张晨曦 王志英 着) 课后习题答案 高等教育出版社.pdf
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1、系统结构习题系统结构习题第一章1.1解释下列术语:层次结构,计算机系统结构,计算机组成,计算机实现,透明性,由上而下设计,由下而上设计,由中间向两边设计,软件兼容,向上兼容,固件,系列机,兼容机,模拟,仿真,虚拟机,宿主机,指令流,数据流,单指令流单数据流,多指令流多数据流,CPI,MIPS,Amdahl 定律。12存储程序计算机的主要特征是什么?存在的主要问题是什么?目前的计算机系统是如何改进的?13从机器(汇编)语言程序员看,以下哪些是透明的?指令地址寄存器,指令缓冲器,时标发生器,先行进位链,条件码寄存器,乘法器,主存地址寄存器,移位寄存器,通用寄存器,中断字寄存器,磁盘外设。14如有一
2、个经解释实现的计算机,可以按功能分成 4 级。每一级为了执行一条指令需要下一级 N 条指令解释。若执行第一级的一条指令需Kns 时间,那么执行第2、3、4 级的一条指令各需要用多少时间?15假定你是一个计算机设计者,对高级语言结构的使用研究表明,过程调用是最常用的操作之一。你已设想了一个优化设计方案,它能减少过程调用和返回所需的取/存指令次数。为了进行验证,对未加优化和已优化的方案进行实验测试,假定所使用的是相同的优化编译器。实验测得的结果如下:(1)未优化的时钟周期比优化的快 5%;(2)未优化方案中的取/存指令数占总指令数的 30%;(3)优化方案中的取/存指令数比未优化的少 1/3,对于
3、其他指令,两种方案的动态执行数没有变化;(4)所有指令,包括取/存指令,均只需要 1 个时钟周期。要求你定量地判断,哪一种设计方案的计算机工作速度更快。1 6假设在一台 40MHz 处理器上运行 200 000 条指令的目标代码,程序主要由四种指令组成。根据程序跟踪实验结果,已知指令混合比和每种指令所需的指令数如下:CPI指令混合比指令类型160%算术和逻辑18%高速缓存命中的加载/存储2412%转移810%高速缓存缺失的存储器访问(1)计算在单处理机上用上述跟踪数据运行程序的平均 CPI。(2)根据(1)所得 CPI,计算相应 MIPS 速率。17对于一台 40MHz 计算机执行标准测试程序
4、,程序中指令类型,执行数量和平均时钟周期数如下:指令类型指令执行数量平均时钟周期数 450001整数 750002数据传送8 0004浮点1 5002分支求该计算机的有效 CPI、MIPS 和程序执行时间。118计算机系统中有三个部件可以改进,这三个部件的部件加速比如下:部件加速比1=30部件加速比2=20部件加速比3=10(1)如果部件 1 和部件 2 的可改进比例均为 30%,那么当部件 3 的可改进比例为多少时,系统加速比才可以达到 10?(2)如果三个部件的可改进比例分别为 30%、30%和 20%,三个部件同时改进,那么系统中不可加速部分的执行时间在总执行时间中占的比例是多少?(3)
5、如果相对某个测试程序三个部件的可改进比例分别为 20%,20%和 70%,要达到最好改进效果,仅对一个部件改进时,要选择哪个部件?如果允许改进两个部件,又如何选择?19 在某个程序中,简单指令占80%,复杂指令占20%,在CISC 机中简单指令执行需 4 个机器周期,复杂指令执行需8 个机器周期。RISC 机中简单指令执行只需 1 个机器周期,而复杂指令要通过一串指令来实现。假定复杂指令平均需要 14 条简单指令,即需要 14 个周期,若该程序中需要执行的总指令数为 1 000 000,Tc为 100ns,那么(1)RISC 机需执行的指令数为多少?(2)CISC 和 RISC 机的 CPU
6、时间分别为多少?(3)RISC 机对 CISC 的加速比为多少?110假定利用增加向量处理模块来提高计算机的运算速度。计算机处理向量的速度比其通的运算要快20倍。将可用向量处理部分所花费的时间占总时间的百分比称为可向量化百分比。(1)求出加速比 S 和可向量化百分比 F 之间的关系式。(2)当要得到加速比为 2 时的可向量化百分比 F 为多少?(3)为了获得在向量模式所得到的最大加速比的一半,可向量化百分比 F 为多少?第二章21解释下列术语:数据表示,寻址方式,有效地址,逻辑地址,物理地址,静态再定位,动态再定位,堆栈型机器,累加器型机器,通用寄存器型机器,高级语言机器,Huffman编码概
7、念,扩展操作码,CISC,RISC。22 考虑一个浮点数系统,所使用的阶基rp=2,阶码位数p=2,,尾数基值rm=10,以rm为基的尾数位数 m=1,按照使用的位数来说,等价于 m=4,试计算在非负阶、正尾数、规格化情况下的最小尾数值和最大尾数值、最大阶值、可表示的最小值和最大值及可表示的数个数。23 设某机阶码为 6 位,尾数48 位,阶符和数符不在其内,当尾数分别以2、8、16为基时,在非负阶、正尾数、规格化数的情况下,求出其最小阶、最大阶、阶的个数、最小尾数值、最大尾数值、可表示的最大值和最小值及可表示的规格化数的总个数。24变址寻址和基址寻址各适合于何种场合?设计一种只用 6 位地址
8、码就可以指向一个大地址空间中任意 64 个地址之一的寻址机构。25 假设有 A 和 B 两种不同类型的处理机,A 处理机中的数据不带标志符,其指令字长和数据字长均为 32 位。B 处理机的数据带有标志符,每个数据的字长增加至 36 位,其中有 4位是标志符,它的指令数由最多 256 条减少到不到 64 条。如果每执行一条指令平均要访问两个操作数,每个存放在存储器中的操作数平均要被访问 8 次。对于一个由 1 000 条指令组成的程序,分别计算这个程序在A 处理器和 B 处理器所占用的存储空间大小(包括指令和数据),从中得到什么启发?26 设计如 IBM370 那样有基地址寄存器的机器的另一种办
9、法是,每条指令不用现在的基地址寄存器地址(4 位)加位移量(12 位)共 16 位作为地址码,而是让每条指令都有一个 24位的直接地址。针对这两种情况评价一下这个方法的优缺点:2(1)数据集中于有限几块,但这些分布在整个存储空间:(2)数据均匀地分布在整个地址空间中。你认为 IBM370 的设计者在实际应用中考虑着两种情况的哪一种可能性大?为什么?27若某机要求有如下形式的指令:三地址指令 4 条,单地址指令 255 条,零地址指令 16 条。设指令地址字长为 12 位,每个地址码长为 3 位,问能否以扩展操作码为其编码?如果其中单地址指令为 254 条呢?说明其理由。28何谓指令优化?简要列
10、举包括操作码和地址码两部分的指令格式优化可采用的各种途径和思路。29某模型机有 9 条指令,其使用频率为ADD(加)30%SUB(减)24%JOM(按负转移)6%STO(存)7%JMP(转移)7%SHR(右移)2%CIL(循环左移)3%CLA(清加)20%STP(停机)1%要求有两种指令字长,都按双操作数指令格式编排,采用扩展操作码,并限制只能有两种操作码码长。设该机有若干个通用寄存器,主存有 16 位宽按字节编址,采用整数边界存储,任何指令都在一个主存周期中取得,短指令为寄存器寄存器型,长指令为寄存器主存型,主存地址应能变址寻址。(1)仅根据使用频度,不考虑其他因素,设计出全 Huffman
11、 操作码,并计算出该操作码方式的平均码长;(2)考虑题目其他全部要求,设计优化的实用指令操作码形式,并计算操作码的平均码长;(3)该机允许使用多少可编址的通用寄存器?(4)画出该机两种指令字格式,标出各字段之位数;(5)指出访存操作数地址寻找的最大相对位移量为多少个字节?210用于文字处理的某专用机,每个字符用 4 位十进制数字(09)编码表示,空格则用 表示,在对传送的文字符和空格进行统计后,得出它们的出现频率分别为:20%0:17%1:6%2:8%3:11%4:8%5:5%6:8%7:13%8:3%9:1%(1)若上述数字和空格均用二进制码编码,试设计二进制信息位平均长度最短的编码;6,按
12、最短的编码,共需传送多(2)若传送 10 个文字符号(每个文字浮后均跟一个空格)少个二进制位?(3)若十进制数字和空格均用 4 位二进制编码,共需传送多少个二进制位?2 11处理机的指令字长为 16 位,有双地址指令、单地址指令和零地址指令 3 类,并假设每个地址的长度均为 6 位。(1)如果双地址指令有 15 条,单地址指令和零地址指令的条数基本相同,问单地址和零地址指令各有多少条?并且为这 3 类指令分配操作码。(2)如果要求 3 类指令的比例大致为 1:9:9,问双地址指令、单地址指令和零地址指令各有多少条?并且为这 3 类指令分配操作码。2 12什么叫高级语言机器?一般有哪两种方式实现
13、?高级语言难以发展的主要原因是什么?213简要比较 CISC 机器和 RISC 机器各自的结构特点,它们分别存在哪些不足和问题?为什么说今后的发展方向应是 CISC 和 RISC 的结合?214为某城市设计一火车订票系统,在城市各点设置了若干售票处,全部车票信息以文件形式集中存放在系统之主存中,为各售票处终端微机所共享,请设计一种办法保证各售票处不会卖出重票(即同一车票),简述这种办法的具体要求和可能出现的问题。3第三章31解释下列术语:存储层次(体系),虚拟存储器,Cache 存储器,多体交叉存储器,页式管理,段式管理,段页式管理,程序局部性,存储器频宽,平均访问时间,LRU 算法,优化算法
14、,堆栈型替换算法,地址映像,地址变换,全相连映像,直接映像,组相连映像,写回法,写直达法,不命中预取法,恒预取法,按写分配法,命中率,热启动失效率,。32由三个访问速度、存储容量和每位价格都不相同的存储器构成一个存储体系。其中,M1靠近 CPU,回答下列问题:M1(T1,S1,C1)M2(T2,S2,C2)M3(T3,S3,C3)(1)写出这个三级存储体系的等效访问时间 T,等效存储容量 S 和等效每位价格 C 的表达式。(2)在什么条件下,整个存储体系的每位价格接近于 C333简述“Cache主存”层次与“主存辅存”层次的区别。34要求主存实际频宽为 4MB/s,现设主存每个分体的存储周期为
15、 2us,宽度为 4 个字节,采用模 m 多体交叉存取,但实际频宽只能达到最大频宽的 0.6 倍,问主存模数 m 应取多少方能使两者的速度基本匹配?其中 m 取 2 的幂。35采用页式管理的虚拟存储器中,什么叫“页面失效”?什么叫“页面争用”?什么时候,这两者不同时发生?什么时候,这两者又同时发生?36某虚拟存储器共 8 个页面,每页为 1024 个字,实际主存为 4096 个字,采用页表法进行地址映像。映像表的内容如右表所示。(1)列出会发生页面失效的全部虚页号;实页号装入位 3 1(2)按以下虚地址计算主存实地址:1 10,3728,1023,2055,7800,6800。2 03 7一个
16、虚拟存储体系最多有 64 个用户,每个用户程序最大不超过 3 08192 页,每页 4KB,主存容量 64MB。为了加快地址变换过程,采用 2 1 1 0快慢表结构,快表的容量为 64 个存储字,快表地址经散列函数变换得 0 1到。为避免散列冲突,需要一个相等比较器。00(1)写出虚拟地址的格式,标出各字段的名称和长度。(2)写出主存地址的格式,标出各字段的名称和长度。(3)散列变换部件的输入位数和输出位数各为多少?(4)相等比较器的位数是多少?(5)写出快表每个存储字的格式,标出各字段的名称和长度。38在页式虚拟存储器中,一个程序由 P1P5共 5 个虚页组成。在程序执行过程中依次访问到的页
17、面如下:P2,P3,P2,P1,P5,P2,P4,P5,P3,P2,P5,P2假设系统分配给这个程序的主存有 3 个页面,分别采用 FIFO、LRU 和 OPT 三种替换算法对这三页主存进行调度。(1)画出主存页面调入、替换和命中的情况表。(2)统计三种页面替换算法的页命中率。3 9一个程序由 5 个虚页构成,采用 LRU 算法,在程序执行过程中依次访问的页地址流如下:P4,P5,P3,P2,P5,P1,P3,P2,P3,P5,P1,P3(1)可能的最高页命中率是多少?4至少要分配给该程序多少个主存页面才能获得最高的命中率?如果在程序执行过程中每访问一个页面,平均要对该页面内的存储单元访问10
18、24次,求访问存储单元的命中率。310假定一个由 16 个存储器模块构成的主存储器系统有下列 3 种交叉存储器设计方案,每个模块的容量为 1MB,机器按字节寻址。设计 1:用 1 个存储体 16 路交叉;设计 2:用 2 个存储体 8 路交叉;设计 3:用 4 个存储体 4 路交叉。(1)确定上述每种存储器组织的地址格式。(2)在上述每种存储器组织中,假定只有一个存储器模块失效,确定能获得的最大存储器频宽。311有一个“Cache主存”存储层次。主存共分 8 个块(07),Cache 为 4 个块(03),采用组相连映像,组内块数为 2 块,替换算法为近期最少使用算法(LRU)。(1)画出主存
19、、Cache 存储器地址的各字段对应关系(标出位数);(2)画出主存、Cache 存储器空间块的映像关系示意图;(3)对于如下主存块地址流:1、2、4、1、3、7、0、1、2、5、4、6、4、7、2,如主存中内容一开始未装入 Cache 中,请列出随时间的 Cache 中各块的使用状况;(4)对于(3),指出块失效又发生块争用的时刻;(5)对于(3),求出此间 Cache 之命中率。3 12给定以下的假设,试计算直接映像 Cache 和两路组相连 Cache 的平均访问时间以及 CPU的性能。由计算结果能得出什么结论?假设:(1)理想 Cache 情况下的 CPI 为 2.0,时钟周期为 2n
20、s,平均每条指令访存 1.2 次;(2)两种 Cache 容量均为 64MB,块大小都是 32 字节;(3)组相连 Cache 中的多路选择器使 CPU 的时钟增加了 10;(4)这两种 Cache 的失效开销都是 80ns;(5)命中时间为 1 个时钟周期;(6)64KB 直接映像 Cache 的失效率为 1.4,64KB 两路相连 Cache 的失效率为 1.0。313在一个 Cache 存储系统中,Cache 的访问周期为 10ns,主存储器的访问周期为60ns,每个数据在 Cache 中平均重复使用 4 次。当块的大小为 1 个字时,存储系统的访问效率只有0.5,现在要通过增加块大小,
21、使存储系统的访问效率达到 0.94。(1)当存储系统的访问效率为 0.5 时,计算命中率和等效访问周期。(2)为了使存储系统的访问效率达到 0.94,命中率和等效访问周期应提高到多少?(3)为了使存储系统的访问效率从 0.5 提高到 0.94,块的大小至少增加到几个字?314采用组相连映像,LRU 替换算法的“Cache主存”层次,发现等效访问速度不高,为此,建议:(1)增大主存容量;(2)增大 Cache 中的块数(块的大小不变)(3)增大组相连的组的大小(块的大小不变)(4)增大块的大小(组的大小和 Cache 总容量不变)(5)提高 Cache 本身器件的访问速度。315你对现有“Cac
22、he”存储层次的速度不满意,于是你申请到一批有限的经费,为了能发挥最大的经济效益,有人建议你去买一些同样速度的高速缓冲存储器片子对高速缓冲存储器容量加以扩充;而另一些人却建议你不如干脆买更高速的缓冲存储器片子更换掉现有低速的缓冲存储器片子。你认为那种建议可取,你如何作决定?为什么?3 16试列举Cache存储器和虚拟存储器在软硬功能分配及具体实现上至少有4个方面的差别,并简述理由。(2)(3)5第四章41解释下列术语:指令级并行,指令调度,动态调度,指令的重叠解释,操作数相关,指令相关,单功能流水线,多功能流水线,静态流水线,动态流水线,线性流水线,非线性流水线,流水线吞吐率,流水线效率,全局
23、性相关,局部性相关,先读后写相关,先写后读相关,写写相关,不精确断点法,精确断点法,顺序发射顺序完成,顺序发射乱序完成,乱序发射乱序完成,向量处理机,超标量处理机,超流水线处理机,超标量超流水线处理机。42指令的解释方式采用顺序、一次重叠和流水,其主要差别在什么地方?流水方式与完全重复增加多套解释部件的方式相比各有什么优缺点?43在流水线处理机中,可能有哪几种操作数相关?这几种相关分别发生在什么情况下?解决操作数相关的基本方法有哪几种?44在一台单流水线多操作部件上执行下面的程序,取指令、指令译码各需要一个时钟周期,MOVE、ADD 和 MUL 操作各需要 2 个、3 个、和4 个时钟周期。每
24、个操作都在第一个时钟周期从通用寄存器中读操作数,在最后一个时钟周期把运算结果写到通用寄存器中。k:MOVER1,R0;R1(R0)k+1:MULR0,R2,R1;R0(R2)(R1)k+2:ADD R0,R2,R3;R0(R2)+(R3)(1)就程序本身而言,可能有哪几种数据相关?(2)在程序实际执行过程中,有哪几种数据相关会引起流水线停顿?(3)画出指令执行过程的流水线时空图,并计算执行完这三条指令共使用了多少各时钟周期?45若有一个浮点乘法流水线如图(A)所示,其乘积可直接返回输入端或暂存于相应缓冲寄存器中,画出实现 ABCD 的时空图以及输入端的变化,并求出该流水线的吞吐率和效率;当流水
25、线改为图(B)形式时,求实现同一计算时,该流水线的效率及吞吐率。3t尾乘3ttt积操tt积操阶加尾乘规格化作阶加尾乘规格化作数数尾乘(A)(B)3t46某个流水线由 4 个功能部件组成,每个功能部件的延迟时间为t,当输入 10 个数据后,间歇 5t,又输入 10 个数据,如此周期的工作。求此流水线的吞吐率,并画出时空图。47假设分支概率如下(相对于所有指令):条件分支:20跳转和过程调用:5其中,条件成功分支有 60可能执行。在一个 4 段的流水线中,如果分支指令在第 2 个时钟周期末决定是否是条件失败分支,在第3 个时钟周期末决定是否是条件成功分支。假定第 1 个时钟周期的操作和条件分支无关
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