SERCOS主站接口设计与实现.docx
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1、 SERCOS主站接口设计与实现 1、SERCOS主站接口硬件设计 本设计采纳SERCON816作为接口掌握芯片。运动掌握器的微处理器通过数据、地址、掌握总线掌握SERCON816的读写,并通过中断信号响应SERCON816的处理恳求。运动掌握器的总体设计图如图2所示。SERCOS主站接口硬件设计的关键是SER-CON816电路设计,SERCON816关键电路原理图如图3所示,主要包括总线接口设计、中断复位时钟设计、串行接口设计。 /1.1总线接口设计总线接口的设计主要是数据、地址、掌握线的连接。数据线为D15:0,地址线为A15:0,掌握线主要是ALEL、ALEH、BHEN、MCSN0、MC
2、SN1、PCS1、ADMUX、BUSMODE0、BUSMODE1、BUSWIDTH和BYTEDIR。本设计采纳独立的地址数据总线(AD-MUX=0,ALEL=1,ALEH=1),Intel总线模式(BUSMODE0=0,BUSMODE1=X),16位宽数据总线(BUSWIDTH=1),D7:0传输低字节(BYTEDIR=0)。本设计只用于16位传输,A0和BHEN都接地。SERCON816集成双端口RAM和掌握存放器,本设计选用组合式片选方法,当CS为低电平常,选中芯片,地址线A12用于区分访问双端口RAM和掌握存放器,A12为0时,访问双端口RAM,A12为1时访问掌握存放器。 1.2中断复
3、位时钟设计SERCON816有2个中断输出引脚,INT0和INT1,微处理器也可以通过查询掌握存放器查询中断状况,本设计通过查询方式检查中断反应。若使用硬件复位RSTN,需要使该引脚保持低电平至少50ns,也可通过软件复位实现复位,本设计采纳软件方式实现复位。SERCON816有2个输入时钟:SCLK和MCLK。SCLK时钟频率需为64MHz,MCLK最高频率允许为32MHz,可以由SCLK进展2分频或4分频得到,SCLK的2分频或4分频分别由引脚SCLK02和SCLK04输出,可以将2个引脚的输出作为MCLK的输入,同时,为了使SCLK02和SCLK04有效,需将OUTZ引脚接地。 1.3串
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- 关 键 词:
- SERCOS 接口 设计 实现
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