(1.4.11)--3.3.1VHDL顺序语句(1)20190809.ppt
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1、第3章 EDA技术设计与应用精讲3.3.1 VHDL顺序语句(1)内容提要内容提要赋值语句:赋值语句功能;信号和变量赋值;赋值目标。一、赋值语句功能就是将一个值或一个表达式的运算结果传递给某一数据对象,如信号或变量,或由此组成的数组。二、信号和变量赋值1赋值语句有两种,即信号赋值语句和变量赋值语句:(1)变量赋值目标:=赋值源;其中冒号加等号(:=)作为一个整体,称之为变量赋值符号。(2)信号赋值目标=赋值源;其中指向左边的双箭头(=)作为一个整体,称之为信号赋值符号。2变量赋值与信号赋值的区别:(1)变量具有局部特征,它的有效性只局限于所定义的一个进程中,或一个子程序中。信号具有全局性特征,
2、它不但可以作为一个设计实体内部各单元之间数据传送的载体,而且可通过信号与其他的实体进行通信。(2)变量的赋值是立即发生的,即是一种时间延迟为零的赋值行为。而信号的赋值过程总是有某种延时的,它反映了硬件系统并不是立即发生的,它发生在一个进程结束时。3当在同一进程中,同一信号赋值目标有多个赋值源时,信号赋值目标获得的是最后一个赋值源的赋值,其前面相同的赋值目标则不作任何变化。4信号与变量赋值的区别示例LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY VSEXAMPLE IS PORT(A1
3、,B1,C1:IN STD_LOGIC_VECTOR(1 DOWNTO 0);A2,B2,C2:IN STD_LOGIC_VECTOR(1 DOWNTO 0);X1,Y1:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);X2,Y2:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END ENTITY VSEXAMPLE;实体说明ARCHITECTURE ART OF VSEXAMPLE IS SIGNAL D1:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN P1:PROCESS(A1,B1,C1)IS BEGIN D1=A1;X1=B
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- 1.4 11 3.3 VHDL 顺序 语句 20190809
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