静态时序分析071927.pdf
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1、先天下之忧而忧,后天下之乐而乐。范仲淹大丈夫处世,不能立功建业,几与草木同腐乎?罗贯中1.1 What is STA?一般来说,要分析或检验一个电路设计的时序方面的特征有两种主要手段:动态时序仿真(Dynamic Timing Simulation)和静态时序分析(Static Timing Analysis)。1.2When to do STA?大丈夫处世,不能立功建业,几与草木同腐乎?罗贯中百学须先立志。朱熹1.3PrimeTime Inputs and Outputs?1.4 Three main steps for STA 将设计打散成路径的集合(design path group p
2、ath)对于集合中的每条路径分别计算路径延时长度 检查所有路径是否满足约束 1.Step 1 Timing Path (Path Group:古之立大事者,不惟有超世之才,亦必有坚忍不拔之志。苏轼先天下之忧而忧,后天下之乐而乐。范仲淹 路径根据末端触发器的时钟不同分为不同的Clock Path Group;不为时钟所约束的路径为default Path Group 对于 Clock Gating Setup/Hold check 的路径为clock_gating_default Path Group)2.Step 2 Cell Delay Calculation 丹青不知老将至,贫贱于我如浮云
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